徐 政，李紅征，趙文彬

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一種改善器件性能的Halo工藝

徐 政，李紅征，趙文彬

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

短溝效應(yīng)是MOS器件特征尺寸縮小面對(duì)的關(guān)鍵挑戰(zhàn)之一。Halo結(jié)構(gòu)能夠有效抑制短溝效應(yīng)，合理的Halo區(qū)摻雜分布可以改善小尺寸器件性能。在對(duì)Halo注入條件進(jìn)行優(yōu)化的過(guò)程中，不僅考慮了Halo注入傾角和注入能量對(duì)器件常溫特性和高低溫特性的影響，還考慮到工藝波動(dòng)，比較了多晶條寬變化對(duì)器件參數(shù)的影響。為了增加不同條件的可比性，以室溫下的飽和電流作為基準(zhǔn)，通過(guò)調(diào)節(jié)注入劑量，使不同Halo注入條件在室溫下的飽和電流都相等。結(jié)果表明，對(duì)于130 nm多晶柵長(zhǎng)，注入傾角60°，注入能量100 KeV時(shí)器件特性有最好的溫度穩(wěn)定性和工藝容寬。

Halo；短溝效應(yīng)；離子注入；摻雜分布；多晶條寬

1　引言

隨著集成度的不斷提高，器件特征尺寸不斷減小，出現(xiàn)了一系列新的物理效應(yīng)和有待解決的問題。當(dāng)溝長(zhǎng)不斷縮小時(shí)，柵壓引起的溝道耗盡區(qū)與源襯、漏襯pn結(jié)引起的耗盡區(qū)發(fā)生重疊，導(dǎo)致閾值電壓降低。在MOSFET溝道區(qū)的電場(chǎng)分布中，漏端電場(chǎng)很強(qiáng)，而源端電場(chǎng)較小，這種電場(chǎng)的不均勻分布，使得源端的低電場(chǎng)制約了電子速度，也就成為限制驅(qū)動(dòng)電流的主要因素。另一方面，器件尺寸縮小，而電源電壓基本保持不變，使柵氧化層垂直方向的電場(chǎng)迅速增加，溝道長(zhǎng)度的縮小也使溝道區(qū)的橫向電場(chǎng)增大，使熱載流子效應(yīng)變得嚴(yán)重，影響器件的可靠性，導(dǎo)致器件驅(qū)動(dòng)電流減小，甚至最終使器件失效。針對(duì)這些問題，可以通過(guò)使用Halo結(jié)構(gòu)，緩解電荷的共享問題，抑制短溝效應(yīng)（SCE）和漏致勢(shì)壘降低（DIBL）效應(yīng)，提高柵控的能力［1］。

然而，Halo結(jié)構(gòu)在改善SCE效應(yīng)等問題的同時(shí)，還會(huì)出現(xiàn)反向短溝效應(yīng)（RSCE），驅(qū)動(dòng)電流降低，溝道區(qū)邊緣的高摻雜會(huì)引起較大的BTBT（band-to-band tunneling）電流和GIDL（gate induced drain leakage）電流等。這些問題在很大程度上與Halo區(qū)的形狀和摻雜分布有關(guān)，可以通過(guò)對(duì)Halo結(jié)構(gòu)的優(yōu)化來(lái)改善［2～3］。在優(yōu)化Halo結(jié)構(gòu)的研究過(guò)程中，工藝波動(dòng)對(duì)參數(shù)的影響很大卻往往被忽視。例如多晶條寬波動(dòng)10%要比Halo注入劑量變化10%對(duì)器件參數(shù)的影響更大，并且在生產(chǎn)過(guò)程中，多晶條寬的波動(dòng)幅度往往比注入工藝的波動(dòng)幅度大。

因此，在評(píng)估Halo注入的效果時(shí)，還需要考慮器件參數(shù)隨多晶條寬的變化，從而達(dá)到增加工藝容寬的目的。

2　器件結(jié)構(gòu)

典型的對(duì)稱Halo結(jié)構(gòu)器件及其摻雜如圖1所示，該結(jié)構(gòu)同時(shí)包括了為克服HCE而采用的LDD結(jié)構(gòu)。通過(guò)大角度傾斜注入與襯底相同類型的摻雜離子，在源/漏-襯底結(jié)附近形成Halo高摻雜區(qū)，該摻雜區(qū)能夠有效降低泄漏電流。

圖1　典型的NMOS Halo結(jié)構(gòu)剖面及摻雜示意圖

圖2　使用Halo結(jié)構(gòu)的Vt變化趨勢(shì)

圖2是2家fab在130 nm工藝節(jié)點(diǎn)閾值隨溝長(zhǎng)變化的對(duì)比。如圖顯示，溝長(zhǎng)從130 nm變化到120 nm時(shí)，Sfab的閾值降低3.5mV，Cfab的閾值降低25.4mV。據(jù)此可以推斷，在130 nm工藝節(jié)點(diǎn)，Sfab的參數(shù)穩(wěn)定性優(yōu)于Cfab。由此可見，合適的Halo注入條件可以增加工藝容寬，改善器件參數(shù)均勻性。

3　模擬分析和優(yōu)化

對(duì)130 nm NMOS Halo結(jié)構(gòu)，采用SILVACO工藝模擬軟件ATHENA和器件模擬軟件ATLAS分別進(jìn)行了工藝和器件模擬。器件模擬中采用的模型有：載流子統(tǒng)計(jì)模型fermi、bgn，遷移率模型analytic、fldmob、cvt，復(fù)合模型srh、consrh、auger，隧道模型和載流子注入模型 fnord、hei，反型層表面退化模型nearflg，晶格加熱模型lat.temp。柵介質(zhì)使用SiO2，厚度2.9 nm。

進(jìn)行工藝條件對(duì)比時(shí)，為了減小溝道雜質(zhì)濃度對(duì)器件參數(shù)的影響，通過(guò)調(diào)整Halo注入劑量，使得不同注入條件在室溫下的飽和電流相等，在此基礎(chǔ)上比較Halo注入的傾角和能量對(duì)器件參數(shù)的影響。

對(duì)每個(gè)Halo注入條件，仿真了-55℃、25℃、125℃3個(gè)溫度和110 nm、120 nm、130 nm、140 nm、150 nm 5種多晶柵長(zhǎng)的飽和電流、泄漏電流、閾值。器件參數(shù)仿真的偏置條件如下：

Idsat∶Vg=Vd=1.2 V，Vs=Vsub=0；

Ioff∶Vds=1.2 V，Vg=Vs=Vsub=0；

Vt∶Vd=0.1 V，最大跨導(dǎo)法。通過(guò)比較器件參數(shù)的變化確定Halo注入的最佳傾角和能量。

3.1Halo注入傾角對(duì)器件參數(shù)的影響

4種工藝條件分別為：

Halo注入In，tilt=30°，energy=130 KeV，dose=4.0× 1013；

Halo注入In，tilt=45°，energy=130 KeV，dose=3.0× 1013；

Halo注入In，tilt=60°，energy=130 KeV，dose=3.6× 1013；

不做Halo注入，溝道注入In增加5.5×1012。

3.1.1常溫器件參數(shù)

對(duì)于溝長(zhǎng)130 nm的NMOS，通過(guò)調(diào)整Halo注入劑量，使不同工藝條件的室溫Idsat近似相等，在512 μA左右。

表1　25℃NMOS器件參數(shù)

3.1.2器件參數(shù)的溫度特性

圖3　Idsat的溫度特性

由圖3可知，Idsat的溫度特性對(duì)注入條件不敏感。

圖4　Vt的溫度特性

由圖4可知，Vt的溫度特性對(duì)注入條件不敏感。為了保持室溫下各條件的Idsat一致，與其他條件相比，無(wú)Halo注入的閾值有差異，但是Idsat隨溫度變化的幅度差異不大。

圖5　Ioff的溫度特性

由圖5可知，Ioff的溫度特性對(duì)注入條件不敏感。

3.1.3器件參數(shù)的工藝敏感性

多晶條寬是工藝中的關(guān)鍵尺寸，條寬變化對(duì)器件特性影響很大［4］。為了考察工藝波動(dòng)的影響，在其余條件不變的情況下，僅調(diào)整多晶條寬分別為110nm、120nm、 130 nm、140 nm、150 nm，比較不同注入條件下器件參數(shù)的變化。

從閾值、飽和電流、泄漏電流與柵長(zhǎng)的關(guān)系看，未做Halo注入的參數(shù)變化最大，60°注入傾角的參數(shù)變化最小。

圖6　閾值與多晶條寬的關(guān)系（25℃）

tilt=30°、45°、60°、無(wú)Halo注入4種條件下的閾值變化量分別為16 mV、11 mV、7 mV、84 mV。

圖7　飽和電流與多晶條寬的關(guān)系（25℃）

tilt=30°、45°、60°、無(wú)Halo注入4種條件的飽和電流變化幅度分別為32%、31%、29%、54%。

圖8　泄漏電流與多晶條寬的關(guān)系（25℃）

tilt=30°、45°、60°、無(wú)Halo注入4種條件下的泄漏電流變化分別為22、20、15、236倍。

3.2Halo注入能量對(duì)器件參數(shù)的影響

對(duì)注入傾角60°，注入能量分別為100 KeV、130 KeV、160 KeV 3個(gè)條件，調(diào)整注入劑量，使各條件在25℃的Idsat近似相等。見表2。

3.2.1器件參數(shù)的溫度特性

比較3種注入條件在-55℃、125℃相對(duì)室溫的參數(shù)變化，3種注入條件之間的差別很小，詳見表3。

表2　25℃NMOS器件參數(shù)

表3　高低溫器件參數(shù)相對(duì)于常溫的參數(shù)變化

3.2.2器件參數(shù)的工藝敏感性

為了考察工藝波動(dòng)的影響，在其余條件不變的情況下，僅調(diào)整多晶條寬，分別為110nm、120nm、130nm、140 nm、150 nm，比較不同注入條件下器件參數(shù)的變化。

圖9　閾值與多晶條寬的關(guān)系

能量為100 KeV、130 KeV、160 KeV 3種注入條件的閾值變化量分別為18 mV、7 mV、16 mV。

圖10　飽和電流與多晶條寬的關(guān)系

能量為100 KeV、130 KeV、160 KeV 3種注入條件飽和電流變化幅度分別為24%、29%、34%。

能量為100 KeV、130 KeV、160 KeV 3種注入條件的泄漏電流變化分別為9、15、32倍。

圖11　泄漏電流與多晶條寬的關(guān)系

從閾值、飽和電流、泄漏電流與柵長(zhǎng)的關(guān)系看，100 KeV注入能量的參數(shù)變化最小。

3.3溝道雜質(zhì)分布比較

對(duì)器件參數(shù)隨工藝條件不同產(chǎn)生的不同變化，從溝道雜質(zhì)濃度分布來(lái)分析原因。

圖12　L=130 nm、energy=160 KeV的溝道雜質(zhì)分布

圖13　L=130 nm、energy=100 KeV的溝道雜質(zhì)分布

對(duì)圖12、圖13進(jìn)行比較，不同注入條件在有效溝長(zhǎng)、雜質(zhì)分布上有區(qū)別。

表4　不同注入條件的溝道雜質(zhì)分布對(duì)比

溝道雜質(zhì)分布的差異造成了器件特性的差別，尤其體現(xiàn)在發(fā)生工藝波動(dòng)（多晶溝長(zhǎng)變化）時(shí)。

Halo注入使溝道雜質(zhì)濃度不再是均勻分布，如果多晶條寬L較大，在靠近源漏結(jié)的溝道雜質(zhì)濃度最高；如果L較小，多晶兩側(cè)的Halo注入在溝道中心疊加，使得雜質(zhì)最高濃度出現(xiàn)在溝道中心。從表4的數(shù)據(jù)可以看出，多晶溝長(zhǎng)減小時(shí)，溝道雜質(zhì)濃度的最小值增加，最大值幾乎不變。

不同注入條件比較的前提條件是在給定多晶條寬室溫時(shí)的飽和電流相等，因此，不同注入條件在溝道中的雜質(zhì)總量并不相等。從表4的數(shù)據(jù)可以看出，注入能量100 KeV比160 KeV的溝道雜質(zhì)總量高，這是導(dǎo)致二者的器件參數(shù)隨多晶條寬變化不同的根本原因。

4　結(jié)論

通過(guò)對(duì)不同Halo注入角度、注入能量的器件參數(shù)進(jìn)行模擬，對(duì)仿真結(jié)果進(jìn)行討論分析，總結(jié)出工藝容寬大、適用于生產(chǎn)的Halo注入條件的一般建立方法。在多晶條寬和器件飽和電流、閾值、泄漏電流的約束條件下，提高靠近源漏結(jié)的溝道濃度，降低溝道中心濃度的雜質(zhì)分布具有更大的工藝容寬。根據(jù)這個(gè)原則，對(duì)于多晶條寬從130 nm變到120 nm，優(yōu)化Halo注入條件（In，tilt=60°，energy=100 KeV，dose=5×1013）的飽和電流、泄漏電流變化為6.3%和96%，常規(guī)注入條件變化為15.3%和599%。針對(duì)多晶條寬波動(dòng)優(yōu)化的Halo工藝條件，器件參數(shù)穩(wěn)定性得到顯著改善。

［1］田豫，黃如.超深亞微米非對(duì)稱Haloldd低功耗新器件的研究分析［J］.半導(dǎo)體學(xué)報(bào)，2003，24（5）：510-515.

［2］汪洋，王兵冰，黃如，等.Sub-100 nm NMOS Halo工藝優(yōu)化分析［J］.固體電子學(xué)研究與進(jìn)展，2006，26（4）：445-449.

［3］王兵冰，汪洋，黃如，等.Halo注入角度對(duì)熱載流子效應(yīng)的影響及優(yōu)化 ［J］.固體電子學(xué)研究與進(jìn)展，2007，27（1）：130-133.

［4］肖宏.半導(dǎo)體技術(shù)導(dǎo)論［M］.第二版.北京：電子工業(yè)出版社，2013.1：244-246.

Study of Halo Technology in Improving Device Performance

XU Zheng,LI Hongzheng,ZHAO Wenbin
（China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214035，China）

Short-Channel Effect（SCE）has long been deemed as one of the critical challenges facedin scaling down MOS devices.Halo structure effectively restrains SCE and improves the performance of small-size devices.During Halo implantation,tilt and energy impact on temperature property and process fluctuation,and POLY CD variety are considered.The paper compares various Halo implantation conditions with equal saturation current at room temperature.The experiment result shows that the best implant condition is 60°tilt and 100 KeV energy for 130 nm POLY CD,under which devices have the best temperature stability and process tolerance.

Halo；short channel effect；ion implantation；doping distribution；POLY CD

TN305.3

A

1681-1070（2016）09-0035-05

徐政（1971—），男，江蘇漣水人，高級(jí)工程師，1994年畢業(yè)于電子科技大學(xué)，主要研究方向?yàn)榧呻娐饭に嚰杉夹g(shù)。

2016-6-3