孫云華，鄒家軒,2

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一種CMOS工藝高速端口的ESD保護設計

孫云華1，鄒家軒1,2

（1.中國電子科技集團公司第58研究所，江蘇 無錫 214035；2.西安電子科技大學微電子學院，西安 710071）

隨著CMOS工藝的不斷深化，CMOS器件開啟速度越來越快，有利于設計出更高速的電路及相關(guān)接口器件。但隨著CMOS工藝深化的同時，器件的柵氧厚度也越來越薄，柵氧的擊穿電壓大大降低，使得器件更容易受到ESD損傷。采用傳統(tǒng)的ESD結(jié)構(gòu)會顯著增加節(jié)點電容，節(jié)點電容的增加會限制電路接口速率的增加。采用中芯國際（SMIC）0.13μm工藝，設計實現(xiàn)了一種ESD保護電路，I/O端口翻轉(zhuǎn)速率達到2 Gbps，對人體模型耐壓達到2000 V。經(jīng)過仿真驗證、流片驗證，設計的結(jié)構(gòu)達到了該芯片抗靜電能力以及端口高速傳輸速率的要求。

ESD；高速端口；GGNMOS；NTNMOS

1　引言

伴隨著CMOS工藝的深化、技術(shù)的進步以及工藝的改進，微電子器件的特征尺寸越來越小［1］，集成度越來越高，越來越多的功能器件，如高密度計算、網(wǎng)絡通信、密集圖像處理、海量數(shù)據(jù)傳輸?shù)绕骷辉O計出并得到廣泛的應用。然而，隨著工藝的改進，柵氧厚度越來越薄［3］，使得柵氧的擊穿電壓能力顯著降低［6］，微電子元器件對靜電變得更加敏感，ESD保護電路的設計成為集成電路可靠性設計的重要部分。

目前，ESD保護電路主要采用柵接電源、地GG-MOS電路，通過柵接地NMOS、柵接電源PMOS和可控硅實現(xiàn)［2］，這種方法存在占用電路面積大、抗靜電能力有限、端口寄生電容大等問題。

針對這些不足，為了保證高速傳輸芯片能夠正常工作而不被靜電損壞，本文采用中芯國際（SMIC）0.13 μm工藝，設計一種基于CMOS工藝的高速端口ESD保護電路來保護芯片，相比GG-MOS，在采用相同尺寸的情況下，明顯大幅提高了芯片的ESD保護能力。同時，新型ESD保護電路占用的芯片面積更小，功耗更低。這樣既能滿足I/O端口傳輸速率達到2 Gbps高速的要求，又能滿足對人體模型耐壓達到2000 V的要求。

2　ESD保護電路工作原理

ESD是英文Electrostatic Discharge（靜電放電）的簡稱［2］，它的產(chǎn)生通常是由于摩擦作用使物體帶上靜電，當帶電物體接近或者接觸另一物體時，由于存在電勢差，電荷便會由一個物體轉(zhuǎn)移到另一個物體，在轉(zhuǎn)移的過程中可能會發(fā)出響聲甚至有電火花出現(xiàn)。目前在ESD保護電路中，應用最成熟、最廣泛的結(jié)構(gòu)是GG-MOS管，將NMOS管源級、柵極和襯底接到地（GG-NMOS），將PMOS管源級、柵極和襯底接到電源（GG-PMOS）。其電路結(jié)構(gòu)如圖1所示。重點介紹GG-NMOS，剖面圖如圖2所示。

圖1　電路圖

圖2　GGNMOS剖面圖

在正常情況下，晶體管GG-NMOS處于關(guān)斷狀態(tài)，不會影響電路的正常工作。當在I/O端口上施加一個正的ESD瞬態(tài)脈沖時，GG-NMOS的漏極和襯底之間的PN結(jié)開始反偏。隨著電壓的增加，當漏極和襯底之間的PN結(jié)兩端反偏并發(fā)生雪崩擊穿，漏極大量的空穴向襯底流動，形成了漏源電流Ids，導致襯底電位上升［1］。隨著襯底電位的不斷上升，源極和襯底間的電位差超過源襯之間的PN結(jié)導通電壓。這時，襯底寄生的橫向NPN晶體管就開始正向?qū)?。隨著ESD泄放電流Ic的增加，集電極電壓開始下降，隨著電壓的降低晶體管進入回退區(qū)，這時晶體管的電阻很小，電流不斷增加，對ESD瞬態(tài)電流進行放電。同時I/O端口上的電壓被鉗制到回退保持電壓，保持電壓小于柵氧的擊穿電壓［5］，寄生NPN管開始自偏置工作，ESD電流中相當一部分由NPN管提供，ESD產(chǎn)生的電流從襯底向源極流動，電流的驅(qū)動能力比表面溝道到導通時要強很多，一直持續(xù)到NMOS發(fā)生二次擊穿。要想使GG-NMOS結(jié)構(gòu)的ESD電路具有更強的抗靜電能力，需要設法降低開啟電壓并提高二次擊穿電壓［1］。降低開啟電壓是為了保護電路在ESD損傷內(nèi)部電路之前起作用，避免內(nèi)部電路受到損害；提高二級擊穿電壓是避免保護電路二次擊穿而失效。同樣，當I/O端口施加一個負的ESD瞬態(tài)脈沖時，晶體管GG-PMOS起作用，因此圖1所示的ESD保護電路可以提供正向和負向兩種方向的ESD保護能力［7～8］。

通常情況下，GG-MOS結(jié)構(gòu)采用插指型晶體管多個并聯(lián)結(jié)構(gòu)以提高二次擊穿點電壓，由于工藝偏差，每個管子的開啟速度不一樣，導致有些管子還沒開啟，其他管子就已經(jīng)二次擊穿了［9］，使得保護電路的抗ESD能力下降。因此必須使用柵耦合的方法來解決插指型GG-MOS開啟速度不一致而降低抗ESD能力的問題，這樣就增加了芯片的面積，增加了寄生電容，不利于芯片端口高速數(shù)據(jù)的傳輸。

3　新型高速端口ESD保護設計

在高速傳輸電路中，端口的傳輸速率較高，對電容的敏感度大大增加，端口電路結(jié)構(gòu)的寄生電容嚴重影響了電路的傳輸速率。本文提出的新型ESD結(jié)構(gòu)如圖3所示，采用NMOS觸發(fā)NMOS結(jié)構(gòu)（NTNMOS），能夠有效解決高速傳輸端口的ESD防護問題，又能大大降低端口ESD保護結(jié)構(gòu)帶來的寄生電容影響端口的傳輸速率。

圖3　NTNMOS電路結(jié)構(gòu)

由圖3分析得知，在正常工作狀態(tài)下，M0、M1、M2、M3、M4都處于關(guān)斷狀態(tài)，不會產(chǎn)生漏電現(xiàn)象，影響電路正常工作。當遭受正向ESD脈沖時，靜電電壓將被施加M2、M3的漏極，使得漏極電壓增大，漏襯之間的PN結(jié)反偏并產(chǎn)生雪崩擊穿，大量的空穴向襯底流動，M3管子給M2提供襯底電位，導致了M2襯底電位迅速上升，源極和襯底間的電位差超過源襯之間的PN結(jié)導通電壓時，襯底寄生的橫向NPN晶體管就開始正向?qū)?，下方ESD電流隨著電流的增加，集電極電壓開始下降，隨著電壓的降低晶體管進入回退區(qū)，這時晶體管的電阻很小，電流不斷增加，對ESD電流進行泄放。同樣，當端口遭受負向ESD脈沖時，同樣能夠?qū)SD電流進行泄放。

在傳統(tǒng)的ESD保護電路設計中，為了降低GG-MOS管的擊穿電壓，提高ESD泄放電流速度以達到保護內(nèi)部電路的目的，增加了漏區(qū)擴散區(qū)的面積，同時也增加了寄生電容，影響了端口的傳輸速度。對新型的ESD保護電路，由于采用NTNMOS結(jié)構(gòu)，大大減少了襯底電位上升的時間，通過M3直接提供一個很高的襯底電位來觸發(fā)M2寄生的NPN以泄放ESD電流。

相比較而言，GG-MOS結(jié)構(gòu)需要采用GG-NMOS和GG-PMOS才能同時實現(xiàn)對ESD正負脈沖的保護，同時由于GG-PMOS的寄生PNP對電流處理能力更差，其對負脈沖的防護至少需要消耗2倍以上的版圖面積。圖3中NTNMOS結(jié)構(gòu)在端口通過M1、M2、M3三個NMOS就可以同時實現(xiàn)ESD正脈沖及負脈沖的保護，而無需采用面積代價更大的GG-PMOS提供負脈沖防護，因此其典型工作模式下端口寄生電容更小。

通過仿真模擬新型ESD保護結(jié)構(gòu)的ESD電流泄放能力，如圖4所示。

表1　端口電容仿真對比

圖4　ESD泄放能力仿真

從圖4可以看出，在端口施加一個8 kV的脈沖波，該結(jié)構(gòu)能夠迅速泄放電流，泄放能力達到了5 A，與此同時端口電壓迅速被鉗位到NMOS柵氧擊穿電壓以下，驗證了新型ESD保護電路泄放ESD電流的能力。

4　版圖布局及流片后測試結(jié)果

為了驗證本文中設計的新型保護電路的性能，采用中芯國際（SMIC）0.13 μm工藝對電路進行流片（見圖5），與相同寬長的GG-NMOS結(jié)構(gòu)相比較，芯片面積減少了一半。

圖5　新型ESD保護電路版圖

在測試新型ESD保護電路和GG-NMOS的抗ESD能力時，測試結(jié)構(gòu)分別如圖6、7所示。對比兩圖可以發(fā)現(xiàn)，新型ESD保護電路相對于GG-MOS電路具有更低的開啟電壓，而且二次擊穿電壓比GG-NMOS電路有所增加，抗擊ESD的能力明顯增強，新型ESD保護電路的開啟電壓遠小于二次擊穿電壓，這能夠保證ESD保護電路自身安全地工作。

圖6　NTNMOS結(jié)構(gòu)ESD試驗結(jié)果

圖7　GG-MOS結(jié)構(gòu)ESD試驗結(jié)果

采用2 Gbps的翻轉(zhuǎn)速率對GG-MOS保護的I/O口及NTNMOS保護的I/O口進行了抖動測試，測試結(jié)果如圖8、圖9所示，新型ESD保護電路NTNMOS結(jié)構(gòu)的抖動更小，說明其端口電容更小，阻抗一致性更好。

圖8　采用NTNMOS保護的I/O抖動測試結(jié)果

圖9　采用GG-MOS保護的I/O抖動測試結(jié)果

5　結(jié)論

文中基于ESD保護電路的原理，設計了一種新型的ESD保護結(jié)構(gòu)（NTNMOS），實現(xiàn)對ESD正負脈沖防護的結(jié)構(gòu)；分析了該結(jié)構(gòu)的工作原理，并通過仿真驗證和流片驗證。測試結(jié)果表明該結(jié)構(gòu)比普通的GG-MOS具有更強的ESD保護能力，同時占用的面積明顯減??；通過抖動試驗驗證了新型的ESD保護結(jié)構(gòu)（NTNMOS）具有更小的端口電容，更利于高速端口的數(shù)據(jù)傳輸。該結(jié)構(gòu)被應用于速率達2 Gbps的高速接口芯片中，經(jīng)驗證可以提供更好的ESD保護。

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ESD Protection Design for CMOS High Speed I/O

SUN Yunhua1，ZOU Jiaxuan1,2
（1.China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214035，China；2.School of Microelectronic，Xidian University，Xi′an 710071，China）

While the development of deep-submicron process has been bring about possibilities for higher-speed CMOS ICs and interfaces,the plummeted VBR due to ever-lessening device gate oxide thickness may increase the risk of ESD damage.The application of the original ESD circuit will lead to a huge junction capacitance limiting the interface ports transmission rate.The article introduces an advanced ESD circuit using SMIC 0.13 μm process to enable 2 Gbps transmission rate and 2000 V ESD protection voltage against the human body model.The simulation and tape-out verify that the design meets the required standard.

ESD；high-speed I/O；GGNMOS；NTNMOS

TN432

A

1681-1070（2016）09-0014-04

孫云華（1987—），男，江蘇丹陽人，工程師，現(xiàn)供職于中國電子科技集團公司第58研究所，主要從事大規(guī)模數(shù)字電路版圖設計、ESD防護設計與研究工作；

2016-4-21

鄒家軒（1982—），男，博士，就讀于西安電子科技大學微電子與固體電子學院，供職于中國電子科技集團公司第58研究所，主要從事抗輻照高速串行接口設計與研究。