孟時光 楊宗仁

(*計算機體系結(jié)構(gòu)國家重點實驗室(中國科學院計算技術(shù)研究所) 北京 100190) (**中國科學院計算技術(shù)研究所 北京 100190) (***中國科學院大學 北京 100049)

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低功耗高速時鐘數(shù)據(jù)恢復電路①

孟時光②******楊宗仁***

(*計算機體系結(jié)構(gòu)國家重點實驗室(中國科學院計算技術(shù)研究所) 北京 100190) (**中國科學院計算技術(shù)研究所 北京 100190) (***中國科學院大學 北京 100049)

為了降低高速串行接口的時鐘數(shù)據(jù)恢復(CDR)電路的功耗，在研究、分析現(xiàn)有時鐘數(shù)據(jù)恢復結(jié)構(gòu)的基礎(chǔ)上，提出了一種新的時鐘數(shù)據(jù)鑒相算法及其電路實現(xiàn)方法。新的電路設(shè)計僅使用一個高速采樣時鐘，比傳統(tǒng)的鑒相電路減少一半的采樣率，從而減少了前端采樣模塊的功耗。該鑒相算法采用統(tǒng)計方法減小鑒相時鐘的噪聲，進而達到很低的誤碼率。該鑒相算法可使用數(shù)字綜合的方法實現(xiàn)，工作在較低的頻率下，這樣便于遷移到不同的工藝中。整個電路使用40nm工藝實現(xiàn)，實際芯片測試數(shù)據(jù)表明，使用該電路的接收端可以穩(wěn)定工作在13Gb/s的速率下，功耗達到0.83pJ/bit，誤碼率低于10E-12。

低功耗接收端， 高速串行接口， 時鐘數(shù)據(jù)恢復(CDR)

0 引 言

隨著處理器性能的不斷提升，處理器對外的數(shù)據(jù)傳輸量在快速增長。為了在接口數(shù)目有限的情況下達到更大的數(shù)據(jù)吞吐量，接口的數(shù)據(jù)速率會越來越高[1]。而且，由于散熱功率的限制，接口的功耗并不能隨數(shù)據(jù)速率增高而增長，在此情況下，原有的并行數(shù)據(jù)接口無法達到較高的速率。現(xiàn)代處理器對外的接口主要采用串行接口，如HT (HyperTransport)[2]、PCI-E[3]、QPI (QuickPath Interconnect)[4]等。串行接口主要分為源同步及非源同步兩種結(jié)構(gòu)，但無論哪種結(jié)構(gòu)，由于電路板上走線匹配度受限，其高速時鐘和數(shù)據(jù)很難保證完全對齊。因此，在高速串行接口中，接收端收到的數(shù)據(jù)和時鐘需要時鐘數(shù)據(jù)恢復電路來重新對齊。由于芯片整體功耗的限制，接收端的功耗要盡量降低，這對于接收端的結(jié)構(gòu)是較大的挑戰(zhàn)。

時鐘數(shù)據(jù)恢復電路的主要作用是判斷當前時鐘和數(shù)據(jù)的相位關(guān)系，將時鐘調(diào)整到最適合采樣的位置上。這樣可以降低采樣的誤碼率，使整個互聯(lián)系統(tǒng)能穩(wěn)定工作。傳統(tǒng)的時鐘數(shù)據(jù)恢復電路主要有三種結(jié)構(gòu)。第一種結(jié)構(gòu)最常見，采用邊沿檢測法[5]，使用一對正交時鐘檢測到邊沿位置，然后調(diào)整采樣時鐘的位置向前或向后。此方法得到的采樣時鐘有較大的抖動噪聲，而且對數(shù)據(jù)占空比的要求較高。第二種結(jié)構(gòu)采用數(shù)據(jù)沿跟隨[6]方法，在采樣時鐘前后有另兩個邊沿檢測時鐘。此方法輸出的狀態(tài)有三種，即提前、推后、不變。這種方法可以減小采樣時鐘的抖動，但需要更多的采樣器和采樣時鐘，并為此付出更多的功耗和面積。第三種時鐘數(shù)據(jù)恢復的結(jié)構(gòu)采用片上眼圖檢測[7]。這種方法得到的時鐘抖動很小，功耗也較小。但是此方法需要兩個獨立可調(diào)的時鐘，結(jié)構(gòu)復雜，并且需要較長的鎖定時間。本文提出了一種新型的低功耗高速時鐘數(shù)據(jù)恢復結(jié)構(gòu)與算法。在前端采樣部分只使用一路采樣時鐘進行數(shù)據(jù)采集，通過分析采集到的信號的質(zhì)量，使用統(tǒng)計方法反推當前采樣時鐘與數(shù)據(jù)的關(guān)系，然后將采樣時鐘推向數(shù)據(jù)中間，降低采樣的誤碼率。本方法使用單路采樣時鐘，大幅降低了前端采樣器的數(shù)量和功耗。

1 接收端整體結(jié)構(gòu)

高速串行接口接收端的主要功能是接收外部PCB板上傳輸?shù)母咚倌M信號，并轉(zhuǎn)換為并行數(shù)字信號。在高速接口中，數(shù)據(jù)的時間寬度僅有幾十皮秒，時鐘和數(shù)據(jù)在傳輸過程中無法保證完全對齊。因此，在接收端的時鐘和數(shù)據(jù)需要恢復電路將其重新對齊。傳統(tǒng)的時鐘數(shù)據(jù)對齊結(jié)構(gòu)見圖1，其中的時鐘和數(shù)據(jù)位置關(guān)系的判定使用邊沿檢測的方法。

圖1 傳統(tǒng)接收端結(jié)構(gòu)

本設(shè)計整體結(jié)構(gòu)如圖2所示。外部電信號只輸入到信號采樣模塊，不再需要常規(guī)的邊沿檢測模塊。之后由內(nèi)部的信號質(zhì)量檢測模塊判斷信號質(zhì)量，標記出信號質(zhì)量較差的位，再將接收到的數(shù)據(jù)連同標記一起發(fā)送給鑒相算法模塊來判斷時鐘和數(shù)據(jù)的相位關(guān)系。此時判定出的相位關(guān)系并不完全準確，有一定出錯概率。其后經(jīng)過累加和數(shù)字濾波，才能確定時鐘和數(shù)據(jù)之間準確的相位關(guān)系。最后通過數(shù)字延遲鏈對此進行調(diào)整，讓采樣時鐘到達最優(yōu)化的位置，降低采樣誤碼率。

圖2 本設(shè)計接收端結(jié)構(gòu)

在時鐘數(shù)據(jù)對齊的過程中，采樣時鐘并沒有必要處于數(shù)據(jù)正中間的位置，時鐘處于中間一段采樣誤碼率較低的區(qū)域(<10E-12)即可正確采集到數(shù)據(jù)，如圖3所示。為了保證采到的數(shù)據(jù)的正確性，時鐘的位置應與誤碼率較高的區(qū)域間留有一定的邊界。如果能保證時鐘位置離高誤碼率的區(qū)域有一段距離，則不使用輔助的邊沿判斷時鐘也可保證數(shù)據(jù)的正確性[8]。

在數(shù)據(jù)采樣的過程中，如果采樣時鐘靠近數(shù)據(jù)邊沿誤碼率較高的區(qū)域時，第一級采樣電路輸出的信號質(zhì)量會變差，但第二級SR鎖存器依然可以將這個信號恢復成正確的數(shù)據(jù)。于是，通過檢測第一級輸出信號的質(zhì)量，就可以知道采樣時鐘與輸入的數(shù)據(jù)邊沿是否距離過近。對標記位前后數(shù)據(jù)的分析和統(tǒng)計由鑒相算法模塊進行處理并最終控制時鐘延遲鏈調(diào)整時鐘位置。信號質(zhì)量檢測模塊和鑒相算法的具體實現(xiàn)在下兩節(jié)中詳細敘述。

圖3 采樣位置

2 信號質(zhì)量檢測模塊

傳統(tǒng)的邊沿檢測鑒相器使用正交的邊沿時鐘和采樣時鐘對數(shù)據(jù)進行采樣，其結(jié)構(gòu)見圖4。

圖4 邊沿檢測鑒相器

邊沿檢測鑒相器采用一對正交時鐘對輸入數(shù)據(jù)進行采樣，其中邊沿時鐘的采樣結(jié)果用于判定邊沿位置，采樣時鐘得到的結(jié)果作為正確的數(shù)據(jù)輸出給內(nèi)部的數(shù)字電路。其鑒相方法如下：如果邊沿時鐘和采樣時鐘采到的結(jié)果相同，則應當將時鐘相對數(shù)據(jù)提前，否則就將時鐘推后。經(jīng)過調(diào)整的邊沿時鐘位置很靠近數(shù)據(jù)跳變邊沿，采樣時鐘處于數(shù)據(jù)中間，此時數(shù)據(jù)采樣時鐘得到數(shù)據(jù)的誤碼率較低。相對于原始的沒有時鐘數(shù)據(jù)對齊的結(jié)構(gòu)，這種時鐘數(shù)據(jù)對齊的方法增加了一倍的采樣器，功耗及面積同樣增加一倍。而且，其時鐘位置一直在不斷地調(diào)整，帶來一定的時鐘抖動噪聲，可能對數(shù)據(jù)的誤碼率產(chǎn)生一定的影響。

為減小邊沿檢測方法帶來的時鐘抖動，有人提出了數(shù)據(jù)沿跟隨的方法。此方法在數(shù)據(jù)采樣時鐘前后各有一個邊沿采樣時鐘，其結(jié)構(gòu)見圖5。數(shù)據(jù)沿跟隨鑒相方法如下：三個采樣結(jié)果相同時，時鐘位置保持不變，否則，時鐘應遠離采樣錯誤的那一側(cè)。這種方法增加了兩倍的采樣器及其功耗和面積。但此種方法得到的時鐘噪聲較小，因此而產(chǎn)生的誤碼也較少。

圖5 數(shù)據(jù)沿跟隨鑒相器

另一種減少時鐘抖動的方法是片上眼圖檢測法，其結(jié)構(gòu)見圖6。在此結(jié)構(gòu)中，有一個獨立的掃描時鐘來回掃描，統(tǒng)計不同位置的誤碼率，然后依照誤碼率的大小選擇最佳的采樣位置，將采樣時鐘置于此處。統(tǒng)計誤碼率需要在每個位置采樣多次，所以這種方案的跟隨帶寬極低，基本只能跟隨工藝和溫度等很慢地變化。另外，此方法使用的掃描時鐘需要不斷移動位置，這還額外需要一個獨立的延遲鏈。

圖6 片上眼圖檢測

本時鐘數(shù)據(jù)對齊方法僅增加了一小塊信號質(zhì)量檢測模塊以及低速的數(shù)字濾波算法。其中用于鑒相的信號質(zhì)量檢測模塊可與現(xiàn)代高速接口中普遍采用的判決反饋均衡器相結(jié)合，共用時鐘樹及部分邏輯，具體實現(xiàn)見圖7。

圖7 用于鑒相的信號質(zhì)量檢測模塊

輸入采樣電路一般采用SA鎖存器，在此之后，使用SR鎖存器將采集到的信號恢復成全周期數(shù)字信號。SR鎖存器比一般的靜態(tài)鎖存器有更強的信號恢復能力。而且，在輸入信號幅度較小時，采樣SA鎖存器的輸出延時較長，此時SR鎖存器能夠正確恢復數(shù)據(jù)然而動態(tài)鎖存器會因建立時間不足而出錯。因此，在數(shù)據(jù)信號質(zhì)量較差時，SR鎖存器能得到正確的數(shù)據(jù)而普通的動態(tài)鎖存器無法恢復出正確的數(shù)據(jù)。通過比較兩者輸出的數(shù)據(jù)可以判斷并標記出信號質(zhì)量較差的位。電路工作時各主要節(jié)點的波形見圖8。

在圖8中可見，在輸入信號幅度較小時，SA鎖存器輸出信號質(zhì)量較差，因此動態(tài)鎖存器無法正確恢復數(shù)據(jù)，其結(jié)果與SR鎖存器得到的結(jié)果不一致，于是標記此位數(shù)據(jù)，表示此數(shù)據(jù)輸入幅度過小。

信號質(zhì)量檢測模塊一共含有兩個動態(tài)鎖存器和一個異或門，比傳統(tǒng)的鑒相模塊減少了邊沿時鐘及其采樣器。在接收端中，時鐘和前端采樣器消耗了大部分的功耗。本設(shè)計簡化了前端結(jié)構(gòu)，大幅降低了接收端的功耗。

3 鑒相算法

數(shù)字鑒相模塊根據(jù)信號質(zhì)量檢測模塊做的標記以及標記前后的數(shù)據(jù)來猜測時鐘和數(shù)據(jù)的位置關(guān)系。時鐘和數(shù)據(jù)的關(guān)系如圖9所示，若時鐘位于中間綠色區(qū)域，則采樣得到的信號質(zhì)量較好，數(shù)據(jù)不會被標記；若時鐘處于兩側(cè)(P1或P2位置)，則采樣得到的信號質(zhì)量較差，信號質(zhì)量檢測模塊會對其進行標記。被標記的數(shù)據(jù)表示采樣時鐘已經(jīng)不在中間的低誤碼率區(qū)域了，要對時鐘位置進行調(diào)整，使其回到數(shù)據(jù)中間的位置。

圖9 時鐘采樣區(qū)域

時鐘的位置根據(jù)被標記數(shù)據(jù)周圍的數(shù)據(jù)來猜測，猜測結(jié)果加入概率累加計數(shù)器中。假設(shè)被標記的數(shù)據(jù)為‘1’，則總共有6種不同的情況會改變計數(shù)器的值，其余情況不改變。下面對各種情況進行說明，對計數(shù)器的改變值總結(jié)在表1中。

表1 鑒相計數(shù)規(guī)則

情況1：信號質(zhì)量較差的數(shù)據(jù)為‘1’，其前后的數(shù)據(jù)值為‘0’和‘1’。采樣時鐘過于靠近數(shù)據(jù)跳變的邊沿，而在其采樣點附近只有一個邊沿，因此可以確信時鐘采樣點比數(shù)據(jù)眼圖中心位置偏前，應將時鐘向后調(diào)整，累加計數(shù)器的值加3。

情況2：信號質(zhì)量較差的數(shù)據(jù)‘1’前后的數(shù)據(jù)值為“00”和“01”。采樣時鐘過于靠近數(shù)據(jù)跳變的邊沿，但被標記的數(shù)據(jù)前后均有邊沿，需要確認時鐘靠近哪個邊沿。在這個情況下，被標記的數(shù)據(jù)前兩位均與其不同，而其后只有一位數(shù)據(jù)與其不同。所以，其之前的跳變邊沿會受到前兩位數(shù)據(jù)造成的碼間串擾的不良影響；而其之后的跳變邊沿僅會受到其后一位數(shù)據(jù)的碼間串擾的影響。前方的數(shù)據(jù)沿會比后面的數(shù)據(jù)沿更靠近數(shù)據(jù)的中心。在圖5的P1位置采到的信號會比P2位置信號質(zhì)量更差。因此，時鐘靠近數(shù)據(jù)前沿的概率更大，時鐘應向后調(diào)整的概率更大，累加計數(shù)器的值加2。

情況3：信號質(zhì)量較差的數(shù)據(jù)‘1’前后的數(shù)據(jù)值為“000”和“001”。這與情況2近似，但前后兩個跳變沿受碼間串擾影響的差別更小，因此前后沿概率的差不如情況2大。在此情況下，累加器只加1。

表1中的情況4到情況6是前三種情況的鏡像，時鐘在這些情況下更靠近數(shù)據(jù)后面，應將時鐘位置向前調(diào)整。累加器在這些情況下會減去相應的數(shù)值。當被標記的信號質(zhì)量較差的數(shù)據(jù)為‘0’時，同樣有6種判定情況，與之前敘述的數(shù)據(jù)‘1’的判斷邏輯相似，這里不再列出。

表1中只有情況1和情況4是確定的結(jié)論，其余的情況都是對時鐘位置的猜測。因此，需要使用統(tǒng)計的方法對齊進行處理。具體的實現(xiàn)是，使用概率計數(shù)器來統(tǒng)計一段時間內(nèi)判斷值的累加，之后依據(jù)累加值對時鐘進行調(diào)整，每128個數(shù)判定一次。若累加器的數(shù)大于7，則改變數(shù)字延遲鏈的值，使時鐘延遲增加一點；若小于-7，則改變數(shù)字延遲鏈的值，使時鐘延遲減小一點；若累加器的數(shù)值處于-7和7之間，則認為這些偏差是由噪聲引起的，因此不對時鐘延遲做任何調(diào)整。這樣，數(shù)字鑒相邏輯輸出給時鐘延遲鏈的情況共有3種：(1)增加延遲；(2)減小延遲；(3)不變。這相對于通常只有“增加”、“減小”兩種輸出的鑒相器來講，時鐘的抖動會更小，因此可以降低時鐘噪聲，降低誤碼率。

在時鐘已鎖定(時鐘處于數(shù)據(jù)中間的低誤碼率區(qū)域)的情況下，偶爾會有較大的碼間串擾造成數(shù)據(jù)信號質(zhì)量變差，但這個碼間串擾會等概率地影響采樣點之前的數(shù)據(jù)沿和之后的數(shù)據(jù)沿。因此，由大的碼間串擾造成的累加器數(shù)值的變化過程可認為是一個一維的隨機游走。仿真表明，在鎖定情況下，每128位中僅會出現(xiàn)兩三位信號質(zhì)量較差的數(shù)據(jù)，因此選用7作為閾值以避免時鐘因此出現(xiàn)抖動。

時鐘恢復邏輯需要較長時間的累加才能得到一個確定的結(jié)果。因此，本設(shè)計的時鐘數(shù)據(jù)跟隨帶寬較低，理論最大值約為1MHz左右。這足以跟隨低頻噪聲和溫度變化對信道延遲造成的變化。

4 芯片實際測試結(jié)果

含有本時鐘數(shù)據(jù)恢復電路的接收/發(fā)送芯片采用40nmCMOS工藝設(shè)計制造。實際芯片照片及設(shè)計版圖見圖10。時鐘恢復部分的電路占用芯片面積60μm×70μm，包括信號質(zhì)量檢測模塊、時鐘恢復邏輯以及數(shù)字延遲鏈。

帶有本時鐘數(shù)據(jù)恢復電路的接收端已經(jīng)經(jīng)過實際流片檢驗，在實際芯片測試中，接收到的數(shù)據(jù)速率最高為13Gb/s。在此速率下，電源電壓為1.1V，總功耗10.8mW，其中，數(shù)字時鐘恢復電路功耗2mW，

圖10 芯片顯微鏡照片

前端處理電路3.8mW，串并轉(zhuǎn)換模塊1.5mW，時鐘接收及時鐘樹總計3.5mW。該速率下的功耗效率為0.83pJ/bit，已達到國際先進水平。本接收端性能與其他速率相近的接收端的比較見表2。

表2 時鐘數(shù)據(jù)恢復結(jié)構(gòu)比較

芯片測試環(huán)境如圖11所示。誤碼儀發(fā)送半速時鐘和全速數(shù)據(jù)到芯片輸入端，接收端電路對數(shù)據(jù)和時鐘進行對齊并采樣數(shù)據(jù)，然后將采樣后的半速數(shù)據(jù)，即兩路6.5Gb/s的數(shù)據(jù)流，輸出回誤碼儀。誤碼儀對比輸出和輸入的數(shù)據(jù)，得到誤碼率。

圖11 芯片測試平臺

圖12展示了輸出數(shù)據(jù)的眼圖。實際芯片測試結(jié)果顯示，接收端電路可以達到10E-12以下的誤碼率。圖13展示了接收端的誤碼率浴盆曲線。

圖14展示了接收端時鐘數(shù)據(jù)相位噪聲的容忍能力，曲線表示誤碼率低于10E-12的情況下，電路接收端能容忍數(shù)據(jù)上帶有的最大抖動。實測數(shù)據(jù)顯示，時鐘數(shù)據(jù)恢復(CDR)電路的跟隨帶寬約為200kHz，在低頻下展現(xiàn)出很好的跟隨和噪聲消除能力。

圖12 輸出6.5Gb/s數(shù)據(jù)眼圖

圖13 誤碼率浴盆曲線

圖14 相位噪聲容忍度

5 結(jié) 論

隨著處理器接口總線的發(fā)展，高速串行總線接口的系統(tǒng)更加復雜，因為對性能、功耗提出了更高的要求，同時需要加入時鐘數(shù)據(jù)恢復等新功能。本文研究了高速串行接口的低功耗時鐘數(shù)據(jù)恢復電路，在原有高速采樣接口中，加入了少量高速邏輯和一部分可綜合的低速邏輯，使用較少的面積和功耗完成了時鐘數(shù)據(jù)對齊的功能。本設(shè)計優(yōu)化了整體接收端的結(jié)構(gòu)，相對于傳統(tǒng)結(jié)構(gòu)，大幅減少了接收端的功耗。而且，本結(jié)構(gòu)經(jīng)過實際芯片測試檢驗，其工作速率已能滿足現(xiàn)有所有商用CPU對外高速接口的速率要求。

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A low power architecture of high-speed clock and data recovery circuit

Meng Shiguang******, Yang Zongren***

(*State Key Laboratory of Computer Architecture(Institute of Computing Technology, Chinese Academy of Sciences), Beijing 100190) (**Institute of Computing Technology, Chinese Academy of Sciences, Beijing 100190) (***University of Chinese Academy of Sciences, Beijing 100049)

To reduce the power consumption of the clock and data recovery (CDR) circuit of a high speed serial interface, a novel phase detecting CDR was presented and it was implemented based on the study of existing CDR algorithms. The new design only used one sampling clock under high speed, so the sample rate can be reduced to half of the traditional phase detecting architecture and the power consumption of the front sampler can be reduced. The proposed phase detecting algorithm employed a statistic method to diminish the clock jitter during phase detecting period to reach lower bit error rate (BER). The phase detecting algorithm can be implemented using digital synthesis method and it works at lower frequency so it can be easily port to other technologies. The whole circuits was manufactured using 40nm CMOS technology, and the chip test results demonstrated that the designed architecture worked at 13Gb/s with the BER less than 10E-12 and the power efficiency was 0.83pJ/bit.

low power receiver, high-speed serial interface, clock and data recovery (CDR)

10.3772/j.issn.1002-0470.2016.06.004

①國家“核高基”科技重大專項課題(2009ZX01028-002-003, 2009ZX01029-001-003, 2010ZX01036-001-002, 2012ZX01029-001-002-002, 2014ZX01020201, 2014ZX01030101)，國家自然科學基金(61521092, 61133004, 61173001, 61232009, 61222204, 61432016)和863計劃(2013AA014301)資助項目。

2016-01-25)

②男，1989年生，博士生；研究方向：計算機系統(tǒng)結(jié)構(gòu)；聯(lián)系人，E-mail: mengshiguang@ict.ac.cn