王 龍 潘明海 宋 聶

(1．雷達(dá)成像與微波光子技術(shù)教育部重點實驗室(南京航空航天大學(xué))，南京，210016；2．南京航空航天大學(xué)民航飛行學(xué)院，南京，210016)

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寬帶雷達(dá)信號的低雜散采樣系統(tǒng)研究*

王 龍1潘明海1宋 聶2

(1．雷達(dá)成像與微波光子技術(shù)教育部重點實驗室(南京航空航天大學(xué))，南京，210016；2．南京航空航天大學(xué)民航飛行學(xué)院，南京，210016)

為了實現(xiàn)寬帶雷達(dá)系統(tǒng)中雷達(dá)信號的低失真采集與處理，研究并設(shè)計了具有幅相誤差校正功能的寬帶低雜散采樣系統(tǒng)。該系統(tǒng)采用寬帶模數(shù)轉(zhuǎn)換(Analog to digital converter， ADC)器件和高性能可編程邏輯陣列(Field programmable gate array, FPGA)的實現(xiàn)方案，并從低抖動采樣時鐘、低噪聲電源和防串?dāng)_等方面進(jìn)行了低雜散最優(yōu)方案研究。為了改善系統(tǒng)的帶內(nèi)傳輸特性，利用優(yōu)化算法設(shè)計了有限長沖激響應(yīng)(Finite impulse response，F(xiàn)IR)數(shù)字校準(zhǔn)濾波器。最后對設(shè)計的系統(tǒng)進(jìn)行實驗測試，結(jié)果表明系統(tǒng)瞬時帶寬達(dá)到800 MHz以上，采樣率1.8 GS/s，量化位數(shù)8位、雜散電平-50 dBc，性能指標(biāo)滿足系統(tǒng)在寬帶雷達(dá)信號獲取、寬帶雷達(dá)目標(biāo)成像和寬帶雷達(dá)目標(biāo)回波重構(gòu)等領(lǐng)域的應(yīng)用。

寬帶采樣系統(tǒng)；低雜散；幅相校正；FIR濾波器

引 言

由于超寬帶雷達(dá)的高分辨率特性以及多功能、多目標(biāo)探測、跟蹤、識別和成像的能力，超寬帶雷達(dá)越來越受到人們關(guān)注[1]。超寬帶雷達(dá)研制中的關(guān)鍵技術(shù)之一便是實現(xiàn)寬帶雷達(dá)信號的高速采樣和實時存儲。隨著高速采樣器件以及高性能可編程邏輯器件的快速發(fā)展，高速數(shù)字采樣系統(tǒng)的研究進(jìn)入新的階段[2]，在追求高寬帶的同時，降低系統(tǒng)的雜散電平，提高系統(tǒng)的抗干擾能力[3]。從信號采樣系統(tǒng)的信號帶寬、采樣精度和雜散電平等核心指標(biāo)對現(xiàn)階段系統(tǒng)的研究現(xiàn)狀進(jìn)行分析可以看出，由于高速率信號采樣中的信號完整性問題以及硬件器件的限制，系統(tǒng)還無法實現(xiàn)各項指標(biāo)較高的水平，如文獻(xiàn)[4]中的采樣系統(tǒng)帶寬很寬，采樣率達(dá)3.4 GS/s，但采樣精度只有3位，雜散電平低于20 dBc；文獻(xiàn)[5]研究的高精度信號采集系統(tǒng)量化位數(shù)14位，但采樣率只有100 MS/s。目前可以看到的高速信號采樣系統(tǒng)無法同時達(dá)到采樣率和采樣精度都很高的性能指標(biāo)，大多是根據(jù)用途而偏向于其中一個指標(biāo)的提高。在超寬帶雷達(dá)系統(tǒng)應(yīng)用中往往同時要求高帶寬和高精度的系統(tǒng)性能，因此對超寬帶雷達(dá)信號的高精度采樣研究將是熱門并且具有實際應(yīng)用價值的工作。本文針對超寬帶雷達(dá)應(yīng)用中的這一需求，對寬帶雷達(dá)信號的低雜散采樣系統(tǒng)進(jìn)行研究，以達(dá)到系統(tǒng)帶寬、采樣精度和雜散電平等指標(biāo)的綜合提高。

本文利用ADC采樣器件和FPGA可編程邏輯器件設(shè)計了低雜散的寬帶雷達(dá)信號高速采樣系統(tǒng)，實現(xiàn)了對50～850 MHz寬帶中頻信號的高速采樣和存儲。為了在單個集成電路板上實現(xiàn)復(fù)雜、高度集成和高速高性能的信號采集和處理系統(tǒng)，本文采用高速采樣電路低雜散設(shè)計，并通過數(shù)字域校準(zhǔn)技術(shù)進(jìn)一步改善系統(tǒng)的幅相傳輸特性。本系統(tǒng)的性能指標(biāo)滿足系統(tǒng)在寬帶雷達(dá)信號獲取、寬帶雷達(dá)目標(biāo)成像和寬帶雷達(dá)目標(biāo)回波重構(gòu)等領(lǐng)域的應(yīng)用。

1 寬帶低雜散采樣系統(tǒng)設(shè)計

為了實現(xiàn)高速、寬帶和低雜散的高性能雷達(dá)信號采樣系統(tǒng)，在系統(tǒng)設(shè)計中除了充分考慮器件性價比、電路系統(tǒng)尺寸和系統(tǒng)整體性價比外，重點研究了系統(tǒng)的低雜散采樣設(shè)計。

1.1 寬帶低雜散采樣系統(tǒng)的方案

為了實現(xiàn)對寬帶雷達(dá)信號的高速采集，本文在設(shè)計中采用高性能的ADC采樣器件和FPGA信號處理器件，以雙通道采樣[6]和多路并行傳輸?shù)募夹g(shù)方案來實現(xiàn)。系統(tǒng)的設(shè)計原理如圖1所示。

圖1 寬帶雷達(dá)信號低雜散采樣系統(tǒng)原理Fig.1 Schematic block diagram of low spurious sampling system for wideband radar signal

為了實現(xiàn)對800 MHz帶寬信號以1.8 GS/s速度進(jìn)行采樣，本文采取雙通道采樣技術(shù)，在時鐘上升沿對I通道信號采樣，在時鐘下降沿對Q通道信號進(jìn)行采樣，從而對時鐘速度要求降為原來的一半，大大降低了硬件電路中時鐘信號管理和傳輸?shù)膲毫Α．?dāng)系統(tǒng)工作在單通道采樣模式時，每個通道單獨采集雷達(dá)信號，信號帶寬降為400 MHz，但能同時處理具有正交性的兩路信號，同時得到信號的幅度和相位，滿足更多場合的應(yīng)用。

在系統(tǒng)的ADC單元和FPGA單元間的數(shù)據(jù)傳輸中，數(shù)據(jù)速度達(dá)到1.8 GS/s，如此高的速度使得信號傳輸?shù)臏?zhǔn)確性很難保證，信號線之間的串?dāng)_以及PCB布線失誤在高速信號傳輸中的影響將會表現(xiàn)得十分突出，高速度成為系統(tǒng)設(shè)計中的一大難題。在本文設(shè)計中，采取4條數(shù)據(jù)總線并行傳輸?shù)募夹g(shù)方案，以原來速度的1/4實現(xiàn)在ADC單元和FPGA單元之間1.8 GS/s信號的低失真快速傳輸。在FPGA中為了實現(xiàn)對4路450 MS/s信號的處理及存儲，系統(tǒng)采用1:4串并轉(zhuǎn)換的技術(shù)方案，使得信號速度再次降為1/4，從而解決了本設(shè)計選用FPGA器件300MHz數(shù)據(jù)處理速度的限制，但是付出了增加硬件資源的代價。

1.2 寬帶采樣系統(tǒng)的低雜散設(shè)計

評價寬帶采樣系統(tǒng)性能的重要指標(biāo)之一就是系統(tǒng)的雜散特性。一般情況下隨著系統(tǒng)處理帶寬和采樣速率的提高，系統(tǒng)的雜散性能會不斷惡化，因此在寬帶高采樣率采樣系統(tǒng)設(shè)計中的關(guān)鍵之一就是降低采樣系統(tǒng)雜散。影響采樣系統(tǒng)雜散的主要因素有采樣時鐘的抖動[7,8]、電源引入的噪聲以及高速率信號傳輸時的串?dāng)_以及抖動失真等。本文在采樣系統(tǒng)的硬件設(shè)計中，結(jié)合產(chǎn)生雜散的主要原因進(jìn)行設(shè)計，使得系統(tǒng)的雜散性能進(jìn)一步提高。

1.2.1 低抖動采樣時鐘設(shè)計

寬帶高速采樣系統(tǒng)對采樣時鐘非常敏感，但由于采樣時鐘產(chǎn)生電路存在熱噪聲、相位噪聲等，所以采樣時鐘肯定存在抖動。根據(jù)文獻(xiàn)[9,10]對不同分布、不同形式噪聲產(chǎn)生時鐘抖動對采樣系統(tǒng)性能的分析，可以得到性噪比SNR與時鐘抖動tjitter的關(guān)系式

(1)

(2)

故可以得到時鐘抖動的表達(dá)式

(3)

根據(jù)時域抖動與頻域相位噪聲的對應(yīng)關(guān)系，也可以得到采樣時鐘相位噪聲的表達(dá)式

(4)

1.2.2 高效低噪聲電源設(shè)計

隨著寬帶高速采樣系統(tǒng)分辨率的提高，系統(tǒng)對噪聲也更加敏感，系統(tǒng)分辨率每提高一位，系統(tǒng)對噪聲敏感度就會提高一倍。因此，對于ADC采樣系統(tǒng)設(shè)計，必須考慮一個常常被遺忘的噪聲源——電源噪聲，如果系統(tǒng)電源噪聲嚴(yán)重，則此噪聲會提高轉(zhuǎn)換器噪底，從而限制整個系統(tǒng)雜散的降低。

開關(guān)穩(wěn)壓器由于很高的電壓轉(zhuǎn)換效率(通常90%以上)獲得廣泛應(yīng)用，但帶來的問題是噪聲會通過電源紋波直接耦合到轉(zhuǎn)換器，從而影響ADC轉(zhuǎn)換性能。結(jié)合低壓差線性穩(wěn)壓器(Low dropout regulator, LDO)低紋波和低噪聲的良好性能以及低效率的缺點(通常為30%～50%)，通常采用LDO和DC-DC相結(jié)合的設(shè)計方法。例如需要將5 V的輸入電壓降壓到1.5 V的電壓，可以先使用DC-DC將5 V電壓降到1.8 V，再采用LDO將1.8 V降到1.5 V，通過LDO和DC-DC兩級變壓設(shè)計，可以有效提高變壓效率，降低電源噪聲。

在電源設(shè)計中，為了確定供電軌處于何種噪聲水平才能使ADC實現(xiàn)預(yù)期性能，本文通過穩(wěn)壓器供電噪聲和模數(shù)轉(zhuǎn)換器噪底大小進(jìn)行比較判斷。模數(shù)轉(zhuǎn)換器的噪底可通過量化位數(shù)、滿量程電壓、信噪比SNR以及采樣速率求出。一般情況下，模數(shù)轉(zhuǎn)換器廠商還會提供器件的電源抑制比(Power supply rejection ratio，PSRR)指標(biāo)，它是電源電壓的變化與由此產(chǎn)生的ADC增益或失調(diào)誤差的變化之比值，表征了ADC抗電壓噪聲的能力。因此在電源設(shè)計中，本文通過計算得到的噪底大小加上PSRR來確定供電軌的上限噪聲參數(shù)。在選擇開關(guān)穩(wěn)壓器時，根據(jù)手冊提供的噪聲和紋波指標(biāo)以及開關(guān)頻率進(jìn)行計算與仿真設(shè)計，在滿足上限噪聲參數(shù)的要求下選擇合適的開關(guān)頻率已達(dá)到最高的電源轉(zhuǎn)換效率。電源電路還需考慮濾波、去耦以及磁珠隔離等設(shè)計，雖然不能完全消除電源噪聲，但可以通過采取有效措施使得電源噪聲對系統(tǒng)的影響降到最低。

1.2.3 信號傳輸防串?dāng)_設(shè)計

圖2 低雜散設(shè)計中的串?dāng)_分析 Fig.2 Analysis of crosstalk in the design of low spurious

在硬件電路設(shè)計中，電路的物理長度L和信號波長λ的比值L/λ稱為電長度，該值的大小對電路布局以及信號間串?dāng)_的分析有著重要影響。當(dāng)電長度的值足夠小時，電路就可以認(rèn)為是集總參數(shù)電路，從而利用最基本的電路理論進(jìn)行系統(tǒng)信號分析，通常將電長度的值1/20認(rèn)為是從集總參數(shù)電路到分布參數(shù)電路的分界點[11]。為了在PCB板上實現(xiàn)高達(dá)GHz信號較小的電長度值，系統(tǒng)設(shè)計中在電路布局布線時器件、信號傳輸線互相距離很近，因此很容易造成串?dāng)_。 設(shè)兩根傳輸線的寬度為w，中心間距為D，兩根導(dǎo)體的公共返回路徑為地參考平面，導(dǎo)體到上下兩參考平面的距離分別為h2，h1，則信號傳輸線在地參考平面上的歸一化電流密度分布如圖2所示[12]。

由圖2可以看出攻擊線上的信號會在受害線上產(chǎn)生耦合電流，從而產(chǎn)生串?dāng)_信號，該串?dāng)_信號也可能反過來對攻擊線產(chǎn)生串?dāng)_，這會擾亂信號線上的信號波形。當(dāng)h1與h2相等時在參考面上產(chǎn)生的電流密度可表示為[13]

(5)

在高速數(shù)字系統(tǒng)設(shè)計中，通過選取合適的導(dǎo)線間距將能夠顯著減小攻擊線到受害線上的耦合電流，從而減小串?dāng)_。如從圖2所示的電流密度分布可以看出D越小則耦合電流越大，D越大則耦合電流越小，本文根據(jù)電流分布規(guī)律合理地設(shè)計電路布局，從而減小串?dāng)_。

1.2.4 低電壓差分(LVDS)傳輸設(shè)計

通常的信號傳輸是單端傳輸，即每個信號有一個單獨的導(dǎo)體，這種單端傳輸會產(chǎn)生嚴(yán)重的共模噪聲，特別在信號速度很高的時候，噪聲特別大，信號失真嚴(yán)重。而LVDS傳輸是在兩條傳輸線上傳輸相位相反的信號，在接收端，一個差分放大器以兩條線上的電壓差來恢復(fù)信號，從而極大的抑制了共模噪聲，并且由于差分傳輸電壓幅度低，可以傳輸更高的信號速率，提供了良好的信號完整性[14]。

如果差分對上傳輸?shù)男盘柌ㄐ斡洖関(t)，則兩個新的反相波形可以定義為

(6)

式中uo是一個恒定的電壓。電壓v1和v2分別加在一對對稱耦合傳輸線的一端，如圖3所示。此時偶模電壓和奇模電壓分別為

圖3 對稱耦合差分傳輸示意圖Fig.3 Schematic diagram of symmetric coupled differential transmission

(7)

偶模電壓上僅含有直流分量，它不會在寄生電抗上產(chǎn)生噪聲，而奇模電壓則是加權(quán)后的信號。

如果一對傳輸線是緊耦合，則一個外部噪聲源就會以共模噪聲的形式同等地加到兩條傳輸線上。在遠(yuǎn)端模式電壓上疊加一個共模噪聲可得

(8)

式中v′是奇模的相速。則遠(yuǎn)端的終端電壓為

(9)

在遠(yuǎn)端，用一個差分接收器僅檢測兩條傳輸線上的信號差，得到輸出為

(10)

因此，差分傳輸可使信號以奇模相速傳輸而不受共模噪聲的影響。在本文設(shè)計中，高速的時鐘信號傳輸以及數(shù)據(jù)傳輸線均采用LVDS傳輸技術(shù)，從而很好地減低系統(tǒng)的信號雜散。

2 系統(tǒng)幅相特性的數(shù)字校準(zhǔn)技術(shù)

在寬帶雷達(dá)信號高速采樣系統(tǒng)中，系統(tǒng)通帶內(nèi)頻譜的幅度不平坦度及相位誤差來源于ADC器件對不同輸入頻率的幅相誤差以及系統(tǒng)中各個模塊、信號傳輸線對不同頻率信號響應(yīng)的幅相誤差積累的結(jié)果，并且這些因素很難人為消除。為了提高系統(tǒng)對寬帶輸入信號的處理質(zhì)量，本文將采樣序列通過數(shù)字校準(zhǔn)濾波器對帶內(nèi)頻譜的幅相誤差進(jìn)行校準(zhǔn)，從而保證良好和穩(wěn)定的系統(tǒng)性能。寬帶雷達(dá)信號高速采樣系統(tǒng)的數(shù)字域幅相校準(zhǔn)原理如圖4所示[14]。

圖4 采樣系統(tǒng)的幅相校準(zhǔn)原理 Fig.4 Schematic block diagram of the amplitude and phase correction of the sampling system

圖4中X(s)為雷達(dá)輸入信號x(t)的拉普拉斯變換，U(z)為系統(tǒng)校正之前的采樣序列u(n)的Z變換，其系統(tǒng)傳輸函數(shù)為H1(s)，Y(z)為系統(tǒng)經(jīng)過校正處理后輸出的采樣序列y(n)的Z變換。設(shè)由U(z)到Y(jié)(z)的數(shù)字校準(zhǔn)濾波器的傳輸函數(shù)(幅相誤差補償函數(shù))為H2(z)，則有[15]

(11)

(12)

(13)

(14)

由于輸入信號x(t)和采樣序列y(n)均為實數(shù)，根據(jù)數(shù)字信號處理知識可得X(k)和Y(ejkTs)在帶內(nèi)都是共軛對稱函數(shù)，可證得H2(ejkTs)也是共軛對稱函數(shù)，因此在本文中用實系數(shù)FIR濾波器逼近數(shù)字校準(zhǔn)濾波器。

(15)

(16)

根據(jù)文獻(xiàn)[18]給出的引入旋轉(zhuǎn)變換因子方法

(17)

FIR濾波器設(shè)計可表述為線性優(yōu)化問題

(18)

(19)

本文對于式(18)的最優(yōu)解[19,20]求解過程不再贅述。

3 系統(tǒng)實驗測試

本文在系統(tǒng)設(shè)計完成后對系統(tǒng)性能進(jìn)行了測試。在數(shù)據(jù)采樣系統(tǒng)中，數(shù)據(jù)采集性能一般用采樣信號的雜散分量來衡量，通常以無雜散動態(tài)范圍SFDR表示(dBc)。SFDR指的是是信號的均方根值與最差雜散信號(無論它位于頻譜中何處)的均方根值之比，表征了可以與大干擾信號(阻塞信號)相區(qū)別的最小信號值。本文基于SFDR指標(biāo)的測試結(jié)果如圖(5～9)所示。系統(tǒng)輸入單頻信號，以滿足奈奎斯特采樣頻率的時鐘信號進(jìn)行采樣，得到的數(shù)字信號的頻譜如圖5所示，從圖5可以看出，系統(tǒng)對于50MHz到850MHz的信號都具有良好采樣和處理性能。

圖5 單頻輸入信號的系統(tǒng)響應(yīng)Fig.5 System response of single frequency input signal

圖6 系統(tǒng)SFDR與輸入信號頻率曲線圖圖7 系統(tǒng)SFDR與采樣頻率關(guān)系曲線圖Fig.6 SFDR vs.input frequency Fig.7 SFDR vs.sampling rate

圖8 系統(tǒng)SFDR與輸入信號功率曲線圖圖9 FIR濾波器數(shù)字校準(zhǔn)曲線圖Fig.8 SFDR vs.input amplitudeFig.9 Curve of FIR digital filter correction

圖7為雜散電平與采樣頻率的曲線圖，對于一個固定頻率、固定功率輸入的信號，隨著采樣率的增加，系統(tǒng)輸出的雜散電平也升高，但會帶來數(shù)據(jù)量大的問題，并且但硬件電路的性能也限制了采樣率的進(jìn)一步提高。所以在實際應(yīng)用中在雜散電平滿足要求的情況下選擇盡可能小的采樣頻率以減少數(shù)據(jù)量，也可以利用帶通采樣來達(dá)到這一目的。圖8所示為信號輸入功率與雜散電平的關(guān)系曲線圖可以看出，輸入信號功率在-5～5 dBm范圍里面保持著良好的雜散電平性能，當(dāng)輸入信號功率不斷降低時，系統(tǒng)輸出的雜散電平也不斷降低。由于系統(tǒng)的最高輸入功率限制是5 dBm，所以本系統(tǒng)測試的最高輸入功率為5 dBm，在實際應(yīng)用中，一般通過功率放大器將輸入雷達(dá)信號功率放大到系統(tǒng)的工作功率范圍中。圖9所示為系統(tǒng)幅頻曲線、FIR校準(zhǔn)濾波器的幅頻曲線以及校準(zhǔn)后系統(tǒng)的歸一化幅頻曲線圖。從圖中可以看出，系統(tǒng)對寬帶信號的響應(yīng)輸出幅度隨著頻率增加而下降，使得系統(tǒng)對寬帶雷達(dá)信號的采樣處理會出現(xiàn)失真。為了改善寬帶系統(tǒng)的傳輸特性(帶內(nèi)平坦度)，采用FIR數(shù)字校準(zhǔn)濾波器進(jìn)行校準(zhǔn)，校準(zhǔn)后系統(tǒng)的帶內(nèi)歸一化不平坦度小于0.2 dB，滿足系統(tǒng)應(yīng)用的要求。雖然采用FIR校正能夠改善系統(tǒng)的傳輸特性，提高系統(tǒng)對寬帶信號的處理質(zhì)量，但也會占用硬件資源，造成數(shù)據(jù)運算量的增加，并且當(dāng)系統(tǒng)的相關(guān)參數(shù)設(shè)置改變后，該FIR濾波器需要做對應(yīng)的調(diào)整，實時性不高。

4 結(jié)束語

本文研究設(shè)計了基于ADC和FPGA的寬帶雷達(dá)信號的高速低雜散采樣系統(tǒng)。為了提高系統(tǒng)的采樣保真度,降低雜散，重點從方案設(shè)計、低抖動采樣時鐘設(shè)計、高效低噪聲電源設(shè)計、防串?dāng)_設(shè)計和LVDS設(shè)計等幾個方面進(jìn)行了研究。另外，為了改善系統(tǒng)的傳輸特性，設(shè)計了FIR數(shù)字校準(zhǔn)濾波器，解決了系統(tǒng)對寬帶信號輸入的幅相誤差校準(zhǔn)技術(shù)。最后通過實驗測試驗證，系統(tǒng)在50～850 MHz的工作帶寬內(nèi)能夠達(dá)到50 dBc的雜散電平指標(biāo)要求，采樣精度達(dá)到8位，能夠很好地用于寬帶雷達(dá)信號獲取、寬帶雷達(dá)目標(biāo)成像以及寬帶雷達(dá)目標(biāo)回波重構(gòu)。在本文的后續(xù)研究中，作者將對壓縮感知技術(shù)[21]在雷達(dá)目標(biāo)信號的高速采集中的實現(xiàn)進(jìn)行研究。系統(tǒng)存儲時通過數(shù)據(jù)壓縮技術(shù)，能夠有效增加系統(tǒng)存儲的目標(biāo)信息容量，同時也能夠緩解對系統(tǒng)運算性能的要求，這將是下一步研究的重點。

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王龍(1991-)，男，碩士研究生，研究方向：射頻仿真與信號處理，E-mail:wang2012 5@126.com。

潘明海(1962-)，男，博士,教授,博士生導(dǎo)師，研究方向：射頻仿真與信號處理。

宋聶(1989-)，女，碩士研究生，研究方向：交通運輸優(yōu)化算法設(shè)計。

Low Spurious Sampling System of Wideband Radar Signal

Wang Long1， Pan Minghai1， Song Nie2

(1. Key Laboratory of Radar Imaging and Microwave Photonics (Nanjing University of Aeronautics and Astronautics), Ministry of Education, Nanjing, 210016, China;2. College of Civil Aviation, Nanjing University of Aeronautics and Astronautics, Nanjing, 210016, China)

In order to realize low distortion acquisition and processing for wideband radar signal in the wideband radar system, a wideband and low spurious sampling system with amplitude and phase correction is studied and designed. The system uses the implementation scheme of wideband analog to digital converter (ADC) device and high performance field programmable gate array (FPGA) device, which is researched from low jitter sampling clock, low noise power, anti crosstalk for the optimal low spurious performance. To improve the band transmission characteristics of the system, a finite impulse response(FIR) filter is designed based on optimization algorithm. Finally, the designed system is tested in lab, and the experiments results prove that the spurious-free-dynamic-range (SFDR) of the system is characterized as -50 dBc worst-case over an instantaneous bandwidth of more than 800 MHz, sampling rate of 1.8 GS/s, quantization length of 8 bits. System performance levels meet the application requirements of wideband radar signal acquisition, wideband radar target imaging and wideband radar target echo reconstruction.

wideband sampling system; low spurious; amplitude and phase correction; FIR filter

國家自然科學(xué)基金(61071164,61271327)資助項目；江蘇高校優(yōu)勢學(xué)科建設(shè)工程資助項目。

2014-05-20；

2015-06-12

TP274

A