李 鑫,孫 晉,肖 甫,田江山

(1.江蘇省安全生產(chǎn)科學(xué)研究院科技研發(fā)中心,江蘇南京 210042; 2.南京郵電大學(xué)江蘇省無線傳感網(wǎng)高技術(shù)研究重點(diǎn)實(shí)驗(yàn)室,江蘇南京 210013; 3.南京理工大學(xué)計算機(jī)科學(xué)與工程學(xué)院,江蘇南京 210094)

基于工藝參數(shù)擾動的IC參數(shù)成品率多目標(biāo)優(yōu)化算法

李 鑫1,2,孫 晉3,肖 甫2,田江山3

(1.江蘇省安全生產(chǎn)科學(xué)研究院科技研發(fā)中心,江蘇南京 210042; 2.南京郵電大學(xué)江蘇省無線傳感網(wǎng)高技術(shù)研究重點(diǎn)實(shí)驗(yàn)室,江蘇南京 210013; 3.南京理工大學(xué)計算機(jī)科學(xué)與工程學(xué)院,江蘇南京 210094)

在芯片制造工藝中,參數(shù)擾動影響了集成電路(Integrated Circuit,IC)成品率,使不同參數(shù)成品率間存在著此消彼長的相互制約關(guān)系,而目前IC參數(shù)成品率優(yōu)化算法卻主要局限于單一優(yōu)化目標(biāo)問題.本文提出一種基于工藝參數(shù)擾動的參數(shù)成品率多目標(biāo)優(yōu)化算法.該算法針對漏電功耗成品率及芯片時延成品率,首先構(gòu)建具有隨機(jī)相關(guān)性的漏電功耗及芯片時延統(tǒng)計模型;隨后根據(jù)其相互制約特性建立基于切比雪夫仿射理論的參數(shù)成品率多目標(biāo)優(yōu)化模型;最后利用自適應(yīng)加權(quán)求和得到分布均勻的帕雷托優(yōu)化解.實(shí)驗(yàn)結(jié)果表明,該算法對于具有不同測試單元的實(shí)驗(yàn)電路均可求得大約30個分布均勻的帕雷托優(yōu)化解,不僅能夠有效權(quán)衡多個優(yōu)化目標(biāo)間的相互制約關(guān)系,還可以使傳統(tǒng)加權(quán)求和優(yōu)化方法在帕雷托曲線變化率較小之處得到優(yōu)化解.

可制造性設(shè)計;參數(shù)成品率;統(tǒng)計建模;多目標(biāo)優(yōu)化;帕累托最優(yōu)

1 引言

隨著半導(dǎo)體工藝水平的不斷進(jìn)步,IC特征尺寸減小,工藝參數(shù)擾動對當(dāng)今IC參數(shù)成品率的影響正在日益加劇[1～5].此時,工藝參數(shù)擾動所引起的ULSI電路性能與設(shè)計指標(biāo)背離,必然會引起依賴于工藝參數(shù)的性能參數(shù)成品率顯著下降[6～8].而且,由于漏電功耗成品率和芯片時延成品率之間存在此消彼長的相互制約特性[9].因此,將漏電功耗和芯片時延同時作為優(yōu)化目標(biāo)進(jìn)行成品率均衡優(yōu)化,使芯片參數(shù)成品率達(dá)到最優(yōu)就變得至關(guān)重要.

目前,國內(nèi)外學(xué)者針對IC芯片參數(shù)成品率優(yōu)化的研究主要還局限于單一優(yōu)化目標(biāo)[10～12].針對此情況,Mani等提出了一種二階優(yōu)化模型,在優(yōu)化功耗成品率的同時一定程度上改進(jìn)了時延成品率[13].此外,Hwang和Orshansky等還分別提出了基于時延成品率約束的芯片功耗優(yōu)化算法,其在保證一定時延成品率的基礎(chǔ)上提高了芯片的功耗成品率[14,15].然而,由于上述方法均未將漏電功耗及芯片時延同時作為優(yōu)化目標(biāo)進(jìn)行參數(shù)成品率優(yōu)化,因此忽略了漏電功耗成品率和芯片時延成品率之間的強(qiáng)相關(guān)特性.特別是當(dāng)計算機(jī)芯片制造工藝發(fā)展到20nm制程后,Mani和Hwang等所提出的參數(shù)成品率優(yōu)化算法會在很大程度上影響優(yōu)化精度,具有一定的局限性.

針對以上問題,本文基于切比雪夫仿射理論(CAA)及自適應(yīng)加權(quán)求和方法(AWS)提出一種新的功耗-時延成品率多目標(biāo)優(yōu)化算法.該算法首先考慮工藝參數(shù)擾動,確定具有隨機(jī)相關(guān)性的漏電功耗和芯片時延概率統(tǒng)計模型,隨后提出利用累積概率邊界估算構(gòu)建功耗-時延成品率多目標(biāo)優(yōu)化模型,并通過自適應(yīng)加權(quán)求和得到一組分布均勻的帕雷托優(yōu)化解.仿真實(shí)驗(yàn)結(jié)果表明,該方法不僅能夠有效權(quán)衡多個優(yōu)化目標(biāo)間的相互制約關(guān)系,而且可以解決傳統(tǒng)優(yōu)化方法在帕雷托曲線變化率較小之處得不到優(yōu)化解的問題.

2 漏電功耗及芯片時延統(tǒng)計模型

工藝參數(shù)擾動對IC芯片的影響可分為片內(nèi)工藝擾動和片間工藝擾動兩部分[16].此時,以ΔP表征任意工藝參數(shù)擾動,則ΔP可表示為:

ΔP=ΔPl+ΔPg

(1)

其中,ΔPl表示片內(nèi)擾動,ΔPg表示片間擾動.

不失一般性,將有效溝道長度L、門限電壓Vth和氧化層厚度Tox作為考慮的工藝參數(shù)擾動.此時,漏電功耗可描述為亞閾值電流Isub與柵極電流Igate之和的形式[3]:

Leakage=Isub,nom·eaΔL2+bΔL+cΔVth+Igate,nomedΔTox

(2)

其中,Isub,nom為亞閾值電流均值,Igate,nom為柵極漏電流的均值,變化量ΔL,ΔVth,ΔTox分別表示L、Vth和Tox所引起的工藝擾動影響.

在此根據(jù)式(1),L、Vth、Tox所引起的工藝擾動影響可進(jìn)一步表示為:

ΔL=ΔLl+ΔLg

ΔVth=ΔVth,l+ΔVth,g

ΔTox=ΔTox,l+ΔTox,g

(3)

其中,ΔLl、ΔLg、ΔVth,l、ΔVth,g、ΔTox,l、ΔTox,g分別為L、Vth、Tox的片內(nèi)工藝擾動及片間工藝擾動.

將式(3)分解模型代入式(2),則漏電功耗統(tǒng)計模型可改寫為:

(4)

同理,針對芯片時延統(tǒng)計模型,將一階泰勒展開引入芯片時延建模過程[17],則芯片時延方程可線性近似為:

(5)

其中,Dnom表示芯片時延均值,?D/?Pi表示工藝參數(shù)擾動Pi的時延靈敏度.

此時,將式(3)引入式(5)線性方程,則芯片時延模型可建立為:

Delay=Dnom+(gΔLl+hΔVth,l+kΔTox,l)

+(gΔLg+hΔVth,g+kΔTox,g)

(6)

其中,g,h,k為相應(yīng)的靈敏度參數(shù).

在此需特別說明的是,由于漏電功耗和時延的統(tǒng)計模型均與相同工藝擾動參數(shù)成函數(shù)關(guān)系,因此它們是具有隨機(jī)相關(guān)性的.

3 基于CAA理論的功耗-時延成品率多目標(biāo)優(yōu)化模型

3.1 CAA仿射逼近

CAA理論是用于處理基于不確定性區(qū)間估計問題的一種分析方法[18,19].根據(jù)該方法,一個部分確定的隨機(jī)變量x可以表示成一階仿射形式,記為x′:

x′=x0+x1ε1+x2ε2+…+xnεn

(7)

其中,常量x0為標(biāo)稱值(均值).εi,(i=1,…,n)為不確定性符號,表示標(biāo)稱值擾動中的獨(dú)立組成部分.xi表示相應(yīng)εi的擾動系數(shù).

在此,對于任意常量α,ζ,當(dāng)二元運(yùn)算z′←f(x′,y′)中f為仿射函數(shù)時,共有三種仿射運(yùn)算可將其表示為仿射形式:

(8)

然而,當(dāng)函數(shù)f為非仿射函數(shù)時,z′卻無法直接以仿射形式表示,此時,根據(jù)簡單性和有效性原則,通常考慮利用自身為x′和y′仿射運(yùn)算的函數(shù)對z′進(jìn)行仿射逼近[20],其表達(dá)式為:

fa(ε1,…,εn)=αx′+βy′+ζ

(9)

隨后,通過最大誤差最小化的切比雪夫逼近方法確定式(9)中的優(yōu)化系數(shù)α、β、ζ,即可保證仿射逼近的準(zhǔn)確性.

3.2 基于CAA仿射逼近的累積概率邊界估算

通常,一個僅部分確定的隨機(jī)變量可通過P-box進(jìn)行描述,其P-box曲線上下邊界可通過分段線性概率邊界方法(PLPB)進(jìn)行切比雪夫逼近[20].逼近結(jié)果為分段線性的CDF上下邊界函數(shù),如圖1所示:

(10)

(11)

同理,對于’-’操作有:

(12)

(13)

3.3 功耗-時延成品率多目標(biāo)優(yōu)化模型

在此,不失一般性,以漏電功耗統(tǒng)計模型為例對其成品率YLeakage進(jìn)行估算.而芯片時延成品率YDelay則可依同樣方法獲得.

首先,對于具有隨機(jī)擾動的工藝參數(shù)P,其仿射形式有:

P′=P0+1·ε

(14)

其中,P0為工藝參數(shù)均值,ε為相應(yīng)的具有零均值的部分確定隨機(jī)擾動.

此時,根據(jù)文獻(xiàn)[22]對漏電功耗模型進(jìn)行仿射表示,可得:

(15)

在此,為對漏電功耗成品率進(jìn)行估算,僅考慮CDF的下邊界FLeakage,其幾何意義如圖3所示.

此時,若L0為漏電功耗標(biāo)稱值,則該標(biāo)稱值下的成品率可表示為:

YLeakage=FLeakage(L0)=P(Leakage

(16)

同理,芯片時延成品率為:

YDelay=FDelay(D0)=P(Delay

(17)

由于漏電功耗與芯片時延均可表示成工藝參數(shù)擾動函數(shù)的形式,因此芯片參數(shù)成品率多目標(biāo)優(yōu)化模型可構(gòu)造為:

(18)

其中,FLeakage和FDelay分別為漏電功耗與芯片時延的CDF下邊界,LL、Vth,L、Tox,L和LU、Vth,U、Tox,U分別為L、Vth和Tox的優(yōu)化邊界,L0、D0為事先確定的漏電功耗與芯片時延標(biāo)稱值.

4 基于AWS的多目標(biāo)優(yōu)化算法

不失一般性,假設(shè)目標(biāo)函數(shù)向量f(L,Vth,Tox)=[f1(L,Vth,Tox),f2(L,Vth,Tox)]分別代表漏電功耗成品率和芯片時延成品率.此時,根據(jù)傳統(tǒng)加權(quán)求和方法,歸一化后的單目標(biāo)優(yōu)化模型可表示為:

(19)

一般來說,由于式(19)優(yōu)化模型所得的優(yōu)化解并不是均勻分布的,其解大都集中于帕雷托曲線變化率較大的地方.因此,為使優(yōu)化解均勻分布,需進(jìn)一步細(xì)化求解以獲得曲線變化率較小處的帕雷托優(yōu)化解.此時,優(yōu)化模型中需細(xì)化求解的區(qū)域可通過計算相鄰解間距離確定:若相鄰解間距離小于預(yù)設(shè)值,則該區(qū)域不需細(xì)化;反之,則通過引入新的約束條件建立細(xì)化區(qū)域子優(yōu)化模型進(jìn)行優(yōu)化求解.其具體求解過程如圖4所示,其中P1,P2為第i個細(xì)化區(qū)域的兩個端點(diǎn),δf為我們預(yù)定義的偏移距離常量.

在此,引入新的約束條件如圖4(a)所示,新的優(yōu)化區(qū)域?yàn)樵谠瓍^(qū)域基礎(chǔ)上分別從端點(diǎn)P1,P2沿f1,f2反方向偏移δ1和δ2距離,其值由δf與θ確定.此時,在該子區(qū)域內(nèi)根據(jù)加權(quán)求和方法建立子優(yōu)化模型為:

(20)

通過求解式(20)子優(yōu)化模型,細(xì)化區(qū)域內(nèi)新的優(yōu)化解即可被確定,如圖4(b)所示.在所有細(xì)化區(qū)域內(nèi)重復(fù)以上優(yōu)化過程直至所有滿足條件的優(yōu)化解均被求得,此時即可得到分布均勻的帕雷托優(yōu)化解.

5 實(shí)驗(yàn)結(jié)果與比較

本文所有實(shí)驗(yàn)均在配置為3.0GHz,2.0GB RAM的PC上以MATLAB完成.仿真實(shí)驗(yàn)通過國際電路與系統(tǒng)研討會(ISCAS)基準(zhǔn)電路進(jìn)行算法有效性驗(yàn)證,而漏電功耗及芯片時延統(tǒng)計模型中系數(shù)則由HSPICE仿真結(jié)果擬合獲得.

在此,假設(shè)所有工藝參數(shù)均服從截斷高斯分布,L、Vth、Tox的3σ值分別為20%、10%、8%.并且對所有的工藝參數(shù),片內(nèi)擾動與片間擾動各占50%.

5.1 CDF函數(shù)邊界估算方法有效性驗(yàn)證

為證明本文所提出的CDF函數(shù)邊界估算方法可以處理工藝參數(shù)相關(guān)性為任意的情況,我們選擇C432電路以及蒙特卡羅仿真來進(jìn)行驗(yàn)證實(shí)驗(yàn).在實(shí)驗(yàn)中,我們比較三種相關(guān)性情況:正相關(guān)性,負(fù)相關(guān)性,無相關(guān)性.圖5(a)、圖5(b)分別給出了不同相關(guān)性條件下的漏電功耗和芯片時延CDF下邊界曲線及本文方法所得的CDF下邊界曲線.由圖中曲線易知,所有相關(guān)性情況均有效的包含在本文方法所得的CDF下邊界曲線內(nèi).因此,該方法可以有效估計各種相關(guān)性情況的累積分布函數(shù).

除此以外,由于漏電功耗模型中的指數(shù)項(xiàng)將顯著增加工藝參數(shù)擾動對漏電功耗的影響,因此漏電功耗相較于芯片時延對工藝參數(shù)擾動具有更高的靈敏度,漏電功耗的變化范圍較芯片時延要大的多.該點(diǎn)也可由圖5(a)、圖5(b)直觀的看出.

5.2 多目標(biāo)優(yōu)化算法有效性驗(yàn)證

在此,我們假設(shè)式(20)模型中芯片時延標(biāo)稱值D0為

1.13倍,并對其進(jìn)行算法有效性驗(yàn)證實(shí)驗(yàn).表1給出了特定權(quán)值因子下對基準(zhǔn)電路優(yōu)化所得的優(yōu)化解、優(yōu)化解總數(shù)及算法運(yùn)行時間.由表1可看出,每個實(shí)驗(yàn)電路大約可得到30個優(yōu)化解.

為進(jìn)一步說明多目標(biāo)優(yōu)化算法的有效性,本文在不同標(biāo)稱值限制下,對C432電路進(jìn)行優(yōu)化求解.當(dāng)芯片時延標(biāo)稱值控制在均值的1.02倍時,圖6(a)給出了不同漏電功耗標(biāo)稱值下的優(yōu)化曲線;當(dāng)漏電功耗標(biāo)稱值控制在均值的1.13倍時,圖6(b)給出了不同時延標(biāo)稱值下的優(yōu)化曲線.其中,每條曲線代表漏電功耗-芯片時延優(yōu)化模型下的帕雷托曲線,而曲線上的各點(diǎn)則代表了確定的帕雷托優(yōu)化解.

表1 固定功耗及時延標(biāo)稱值所得部分成品率優(yōu)化解

6 結(jié)論

考慮工藝參數(shù)擾動的隨機(jī)相關(guān)性及漏電功耗成品率、芯片時延成品率間的相互制約特性,提出一種基于工藝參數(shù)擾動的IC參數(shù)成品率多目標(biāo)優(yōu)化算法.該算法首先構(gòu)建漏電功耗及芯片時延的概率統(tǒng)計模型,然后考慮漏電功耗成品率及芯片時延成品率間的相互制約特性,建立功耗-時延成品率多目標(biāo)優(yōu)化模型,并采取自適應(yīng)加權(quán)求和方法得到分布均勻的帕雷托優(yōu)化解.實(shí)驗(yàn)結(jié)果表明,本文提出的優(yōu)化算法對于每個實(shí)驗(yàn)電路均可求得大約30個分布均勻的帕雷托優(yōu)化解,不僅能夠有效權(quán)衡漏電功耗成品率及芯片時延成品率間的相互制約關(guān)系,還可解決傳統(tǒng)優(yōu)化方法在帕雷托曲線變化率較小的地方求解不到優(yōu)化解的問題.

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李 鑫 男,1983年2月出生于江蘇省徐州市.2009年畢業(yè)于南京理工大學(xué)計算機(jī)學(xué)院.現(xiàn)為江蘇省安全生產(chǎn)科學(xué)研究院高級工程師,從事VLSI計算機(jī)輔助設(shè)計與芯片可靠性估計及優(yōu)化方面的研究工作.

E-mail:lin65002@hotmail.com

孫 晉 男,1983年5月出生于江蘇省淮安市.2011年畢業(yè)于亞利桑那大學(xué)電子與計算機(jī)工程系.現(xiàn)為南京理工大學(xué)計算機(jī)科學(xué)與工程學(xué)院副教授.從事集成芯片魯棒性設(shè)計與多核片上網(wǎng)絡(luò)低功耗設(shè)計方面的研究工作.

E-mail:sunj@njust.edu.cn

A Multi-objective Optimization Framework for Robust IC Parametric Yield Predication Under Process Variations

LI Xin1,2,SUN Jin3,XIAO Fu2,TIAN Jiang-shan3

(1.TechnologyInnovationCenter,JiangsuAcademyofSafetyScienceandTechnology,Nanjing,Jiangsu210042,China; 2.JiangsuHighTechnologyResearchKeyLaboratoryforWirelessSensorNetworks,NanjingUniversityofPostsandTelecommunications,Nanjing,Jiangsu210013,China;3.SchoolofComputerScienceandEngineering,NanjingUniversityofScienceandTechnology,Nanjing,Jiangsu210094,China)

Process variations lead to a significant degradation of IC parametric yield,and they also tend to cause a negative correlation between different parametric yields.However,previous yield optimization works are limited to deal with single objective problem.To deal with the above-mentioned limitation,this paper proposes a multi-objective optimization framework for co-optimization of power and timing yields under process variations.The proposed method starts with establishing explicit statistical models for power and timing metrics respectively.Then considering the negative correlation between the metrics,we employ Chebyshev affine arithmetic to formulate a multi-objective optimization model,optimize power and timing yields simultaneously by adaptive weighted sum method,and provide a well-distributed set of Pareto-optimal solutions.Experimental results demonstrate that the proposed method explores about 30 well-distributed solutions for each benchmark circuit with different test units.In addition,it can not only balance the restricted correlation between multiple optimization objectives,but make the traditional weighted sum method to get optimal solutions on the Pareto curve where change rate is small.

design for manufacturability;parametric yield;statistical modeling;multi-objective optimization;Pareto optimality

2015-05-11;

2015-07-01;責(zé)任編輯:覃懷銀

TN47

A

0372-2112 (2016)12-2960-07

??學(xué)報URL:http://www.ejournal.org.cn

10.3969/j.issn.0372-2112.2016.12.021