孫慧賢，李召瑞，譚月輝，袁 揚，尹文龍（軍械工程學院，石家莊 050003）

野戰(zhàn)有線遠傳接口測試信號源的設計與實現(xiàn)

孫慧賢，李召瑞，譚月輝，袁 揚，尹文龍
（軍械工程學院，石家莊 050003）

針對野戰(zhàn)有線遠傳通信接口的測試需求，設計了一種基于xDSL技術的接口測試信號源。以可編程數(shù)字器件（FPGA）為核心，配合通用模擬前端，構建可編程和可重配置的硬件接口電路。利用硬件描述語言，完成成幀解幀、加擾解擾、編碼解碼、濾波等功能，實現(xiàn)HDSL接口電路功能。實驗結果表明，設計的HDSL接口功能實現(xiàn)正常，允許用戶通過修改程序代碼和系統(tǒng)輸入來實現(xiàn)對接口的動態(tài)配置和維護更新，有效地解決了以集成芯片為基礎的傳統(tǒng)HDSL接口靈活性差和維護成本高的問題，并為其他信號接口系統(tǒng)的設計實現(xiàn)提供了有益的參考。

野戰(zhàn)有線遠傳，接口測試，信號源，xDSL技術

0 引言

通信接口測試是指揮控制系統(tǒng)通信設備基層級維修保障的重要組成部分?，F(xiàn)役指揮控制系統(tǒng)裝備具有種類多、型號多、多種技術體制并存的特點，導致系統(tǒng)傳輸接口種類繁多。現(xiàn)有接口測試設備主要采用專用芯片構建與被測接口相同的硬件電路的方法，只能實現(xiàn)對某一型號接口收發(fā)功能測試，專用性強，功能單一，測試效率低。

基于xDSL技術的有線遠傳通信是目前野戰(zhàn)有線傳輸?shù)闹饕绞剑?］。在xDSL技術中，高比特率數(shù)字用戶線（High Bit Rate Digital Subscriber Line，HDSL）是野戰(zhàn)通信系統(tǒng)中使用最多的通信接口［2］。目前國內外對HDSL信號接口的實現(xiàn)方法大多是以高度集成化的專用DSL收發(fā)芯片為核心來構建硬件電路，雖然實現(xiàn)過程簡單，但是遠離了對HDSL接口底層技術的分析與實現(xiàn)，接口靈活性、通用性不足，無法完成對多種具有專用協(xié)議的軍用通信接口測試。

研究在通用硬件平臺上對指揮控制系統(tǒng)裝備多種通信接口測試信號源的可重構設計與實現(xiàn)方法，可增強通信接口測試的通用型和靈活性，可提高測試設備的測試效率?；诖耍疚尼槍σ皯?zhàn)有線遠傳通信接口可重構測試需求，以HDSL接口測試為例，設計了一種通信接口測試信號源。該信號源的總體設計采用模塊化思想，以FPGA為核心，配合通用模擬前端，構建硬件平臺，在此基礎上，利用硬件描述語言，完成成幀解幀、加擾解擾、編碼解碼、濾波等功能。

1 系統(tǒng)總體設計

系統(tǒng)設計過程中，首先分析HDSL接口標準及其工作的基本原理，然后結合國際標準（ITU-T G. 991.1）規(guī)范［3］要求，采用模塊化設計思路，設計了接口測試信號源。

按照ITU-T G.991.1標準，HDSL鏈路以網絡終端單元（NTU）和線路終端單元（LTU）為核心，輔以信號再生器（REG）和數(shù)字本地線（DLL），構成了完整的HDSL鏈路，其鏈路模型如圖1所示。

圖1HDSL鏈路模型圖

從圖1中可看出，HDSL接口系統(tǒng)的核心部分主要包括用戶/網絡接口、映射和維護模塊、公共電路和HDSL收發(fā)器，分別完成信號的成幀與解幀、擾碼與解擾碼、編碼與解碼和濾波等功能，實現(xiàn)用戶數(shù)據(jù)和HDSL信號之間的轉換與HDSL信號的發(fā)送與接收。

為了增強HDSL接口系統(tǒng)的靈活性和重配置能力，根據(jù)HDSL鏈路結構特點，HDSL接口測試信號源分為FPGA信號處理單元和模擬前端兩部分實現(xiàn)，其中FPGA信號處理單元實現(xiàn)對HDSL數(shù)字數(shù)據(jù)的處理，模擬前端實現(xiàn)數(shù)模/模數(shù)轉換和相應的濾波功能，接口總體設計如圖2所示。

2 FPGA信號處理單元設計

FPGA是當前實現(xiàn)快速數(shù)字系統(tǒng)的主流硬件平臺，具有強大的數(shù)字信號處理能力和可重配置能力，能夠實現(xiàn)復雜時序邏輯功能，以FPGA為硬件平臺可大大提高HDSL接口的可重配置能力和靈活性，降低接口實現(xiàn)和升級成本［4］。本文以Xilinx Spartan-6 FPGA為硬件開發(fā)環(huán)境，將FPGA信號處理單元分為發(fā)送端和接收端兩部分以模塊化進行設計實現(xiàn)，下面進行詳細講述。

圖2 HDSL接口測試信號源總體設計圖

2.1 FPGA信號處理單元發(fā)送端設計

FPGA信號處理單元發(fā)送端主要功能模塊包括核心幀成幀器、擾碼器、HDSL幀成幀器、2B1Q編碼器和FIR濾波器，負責對用戶數(shù)據(jù)實現(xiàn)成幀、擾碼、編碼和低通濾波等功能，將用戶數(shù)據(jù)轉換成符合HDSL標準的格式，并配合AFE1230模擬前端生成最終的HDSL信號。

2.1.1 核心幀成幀器

核心幀是HDSL幀的核心部分，是HDSL信息的主要承載者，其幀結構如圖3所示。本文設計的16 bits核心幀包括4個4 bits HDSL凈荷塊，每個凈荷塊由2個用戶數(shù)據(jù)比特、1個循環(huán)冗余校驗比特（Cyclic Redundancy Check，CRC）和1個嵌入操作通道比特（Embedded Operation Channel，EOC）組成，在傳遞數(shù)據(jù)的同時可實現(xiàn)HDSL信號的校驗和對HDSL通信鏈路的控制，提高了HDSL信號的傳輸性能。

圖3 核心幀結構圖

核心幀成幀器負責先將8 bits用戶數(shù)據(jù)分為4組，然后在每組的末尾插入CRC比特和EOC比特，將用戶數(shù)據(jù)封裝為HDSL核心幀。本文設計的核心幀成幀器設有專門的CRC比特和EOC比特輸入端口，用戶可隨時通過更改核心幀的CRC比特和EOC比特實現(xiàn)對HDSL信號的校驗和對HDSL通信鏈路的控制，提高了接口系統(tǒng)的靈活性和可重配置能力。

2.1.2 擾碼器和HDSL幀成幀器

為了防止因為核心幀中連“0”碼或連“1”碼過長而影響位同步的建立和保持，從而降低接收端信號接收的性能［5］，本文設計了16階并行擾碼器對核心幀進行擾碼，減少了核心幀中連“0”碼和連“1”碼的數(shù)量，擾碼多項式為:

HDSL幀成幀器負責對擾碼后的核心幀添加幀頭和填充比特，將核心幀封裝為最終的HDSL幀格式。本文選擇4位巴克碼“1110”作為HDSL幀頭，配合擾碼器提高了接收端幀定位的準確性，并在HDSL幀尾添加2個填充比特以滿足接收端HDSL接收時序特性。

2.1.3 2B1Q編碼器

ITU-T G.991.1標準中推薦采用2B1Q線路編碼方式，將HDSL幀編碼為無冗余度的4電平脈沖幅度調制碼，每兩比特對應一個有符號浮點數(shù)電平值。由于FPGA不能進行浮點數(shù)處理，本文先將有符號浮點數(shù)電平值放大100倍，并用10位有符號二進制代碼表示，實現(xiàn)了浮點數(shù)到定點數(shù)的轉換，其映射關系如表1所示。

表1 2B1Q編碼映射表

本文設計的2B1Q編碼器先將接收到的HDSL幀進行緩存，并分為每兩比特為一組，然后以11倍的HDSL幀速率按照表1中的映射關系將22位HDSL幀編碼為10位有符號電平值，實現(xiàn)對核心幀的2B1Q編碼。

2.1.4 FIR濾波器

有限長沖激響應（Finite Impulse Response，F(xiàn)IR）濾波器是數(shù)字信號處理的基本模塊之一，可以在保證滿足濾波器幅頻響應的同時，獲得嚴格的線性相位特性，在現(xiàn)代數(shù)字信號處理領域得到了廣泛應用［6］。本文結合MATLAB的FDAtool工具和ISE14.6開發(fā)套件的IP核，設計了符合HDSL接口傳輸特性的FIR濾波器，濾波器的幅頻響應曲線如圖4所示。

圖4 FIR濾波器幅頻響應曲線圖

為保證FIR濾波器對HDSL信號的低通濾波性能，本文設計的FIR濾波器階數(shù)為147，并以23.2 Mbit/s采樣速率對HDSL幀進行10倍過采樣。經過濾波后，數(shù)據(jù)以10個點表示一個電平值，每個點用29位數(shù)據(jù)表示，大大提高了HDSL幀傳輸?shù)臏蚀_性和傳輸性能。

2.2 FPGA信號處理單元接收端設計

FPGA信號處理單元接收端是發(fā)送端的逆過程，配合AFE1230模擬前端實現(xiàn)對HDSL信號的接收并將其轉換為用戶數(shù)據(jù)。FPGA接收端主要包括FIR濾波器、2B1Q解碼器、HDSL幀判決器、HDSL解幀器、解擾器和核心幀解幀器，實現(xiàn)了對AFE1230發(fā)送過來的HDSL信號的低通濾波、2B1Q解碼、HDSL幀解幀、解擾碼和核心幀解幀等功能，下面對2B1Q解碼器和HDSL幀判決器進行講述，其他模塊與發(fā)送端對應模塊實現(xiàn)理論相似，在此不作贅述。

2.2.1 2B1Q解碼器

FPGA信號處理單元接收端的2B1Q解碼器是發(fā)送端2B1Q編碼器的逆過程，負責按照和表1相反的映射關系將FIR濾波器傳輸過來的10位電平值轉換為2 bits信息，并發(fā)送到HDSL判決器，是接收端功能實現(xiàn)的基礎。

2.2.2 HDSL幀判決器

HDSL幀的判決負責在位同步信息的基礎上識別出數(shù)字信息幀的起止時刻，是FPGA信號處理單元接收端準確實現(xiàn)HDSL幀解幀的基礎［7］。

本文設計的HDSL幀判決器在已知HDSL幀頭的前提下，采用逐項相關法，通過緩存器、逐項相關器和比較器等模塊，實現(xiàn)對2B1Q解碼后的HDSL數(shù)據(jù)的緩存、逐項相關、門限判決和HDSL幀生成等功能，配合FPGA信號處理單元發(fā)送端的擾碼器完成了HDSL幀的正確識別，提高了HDSL幀解幀的準確性。

3 模擬前端設計

HDSL信號的數(shù)模/模數(shù)轉換由模擬前端部分實現(xiàn)，直接影響HDSL信號的發(fā)送接收性能。傳統(tǒng)HDSL接口通過使用基礎元器件制作電路板來實現(xiàn)模擬前端功能，此方法雖然能在一定程度實現(xiàn)模擬前端功能，但是電路板設計周期長、成本高、穩(wěn)定性差。

AFE1230芯片是德州儀器公司制造的模擬前端芯片，配合上層FPGA數(shù)字信號處理部分和OPA2677線路驅動器可在135 Ω負載線路上生成17.3 dBm功率的HDSL信號。AFE1230模擬前端穩(wěn)定性好，可實現(xiàn)信號的數(shù)模/模數(shù)轉換、濾波和回撥抵消等功能，大大降低HDSL設備的尺寸和成本，有效地提高了HDSL信號的發(fā)送和接收性能。

如下頁圖5所示，AFE1230芯片通過5路串行信號接口實現(xiàn)與上層FPGA數(shù)字信號處理單元的通信。其中MCLK、txData、txBaud和rxBaud由FPGA 向AFE1230發(fā)送，實現(xiàn)FPGA對AFE1230的控制。

MCLK是 AFE1230的內部主時鐘；txBaud、rxBaud分別控制發(fā)送端和接收端數(shù)據(jù)波特的傳輸，幫助AFE1230對數(shù)據(jù)幀的識別和發(fā)送，兩者必須相同且和MCLK同步，每周期包含48個MCLK周期，與MCLK共同實現(xiàn)對AFE1230的時序控制；每一個txBaud周期txData包含2個16位數(shù)據(jù)字和2個8位控制字，其中2個16為數(shù)據(jù)字用于實現(xiàn)幀定位和傳輸數(shù)據(jù)，2個8位控制字實現(xiàn)對AFE1230芯片內部功能單元參數(shù)的設定。AFE1230通過rxData向FPGA發(fā)送數(shù)據(jù)，與txData結構相似，但一般僅考慮其數(shù)據(jù)傳輸功能。

圖5 AFE1230與FPGA數(shù)字接口連接圖

4 實驗結果與分析

本文采用Verilog語言對上述HDSL接口測試信號源的功能模塊進行了編程實現(xiàn)，并利用Xilinx14.6軟件的ISim模塊進行了仿真實驗，仿真實驗結果如圖6所示。

圖6 HDSL接口信號源FPGA仿真實驗結果圖

FPGA系統(tǒng)主時鐘為clk，復位信號為reset， clk11和clk110是主時鐘頻率的11倍和110倍，分別是2B1Q編碼器和FIR濾波器的時鐘，core_frame ［7:0］是系統(tǒng)用戶數(shù)據(jù)的輸入，在不影響實驗效果的基礎上，本仿真實驗中將CRC位和EOC位全設為1。由圖6可看出，用戶數(shù)據(jù)先經過核心幀成幀器、擾碼器和HDSL成幀器的處理生成了符合HDSL標準幀格式的信號hdsl_frame2［21:0］，2B1Q編碼器對 HDSL幀進行編碼生成 10位電平值frame_2b1q［9:0］，然后FIR濾波器以10倍過采樣對frame_2b1q［9:0］進行低通濾波，最后將濾波后的信號整理格式后發(fā)送到AFE1230模擬前端，實現(xiàn)了HDSL信號的生成和發(fā)送。

圖7所示為野戰(zhàn)有線遠傳接口測試信號源輸出的HDSL接口信波形，從中可看出，該接口可輸出符合HDSL技術要求的測試波形。

圖7 HDSL接口信號源輸出波形

5 結論

本文針對野戰(zhàn)有線遠傳通信接口測試需求，設計了一種HDSL接口測試信號源，仿真實驗結果表明，該方法設計的HDSL接口功能正常、穩(wěn)定性良好，并允許用戶通過軟件編程或修改系統(tǒng)輸入實現(xiàn)對接口的動態(tài)配置和維護更新，有效地解決了以集成芯片為基礎實現(xiàn)的傳統(tǒng)HDSL接口靈活性和擴展性差的問題，大大降低了接口系統(tǒng)的構建和維護成本。這種采用可編程數(shù)字器件配合通用模擬前端構建的接口測試信號源，易于通過功能擴展用于其他野戰(zhàn)有線遠傳通信接口的測試，從而實現(xiàn)通信接口的可重構測試。

［1］李大芳.一種高可靠性的保密野戰(zhàn)通信系統(tǒng)方案［J］.電訊技術，2013，53（6）:704-706.

［2］韓鷹，王武斌，岳濤.基于xDSL技術的被復線有線遠傳組網技術［J］.火力與指揮控制，2013，38（6）:163-165.

［3］ ITU-T.High bit rate digital subcriber line（HDSL）transceivers.G.991.1［S］.1998.10:1-20.

［4］裴勁濤，王育榮，陸海偉.用FPGA實現(xiàn)ISDN-U接口設計［J］.無線電工程，2007，37（12）:46-48.

［5］田松，劉皓，李少謙.并行擾碼器設計與FPGA實現(xiàn)［C］// 2006中國西部青年通信學術會議論文集，2006:421-424.

［6］郭繼昌，向暉，滕建輔，等.基于FPGA的FIR濾波器的實現(xiàn)［J］.電子技術應用，2000，26（5）:60-62.

［7］胡莉，張力偉，周希元.幀同步檢測技術的研究進展［J］.無線電工程，2009，39（2）:12-15.

Design and Implementation of Signal Generator in Field Wired Far-distance Transmission Interface Testing

SUN Hui-xian，LI Zhao-rui，TAN Yue-hui，YUAN Yang，YIN Wen-long
（Ordnance Engineering College，Shijiazhuang 050003，China）

According to the test requirements of field wired remote communication interface，an interfacetestsignalsourcebased on xDSL technologyisdesigned.Theprogrammable and reconfigurable hardware interface circuit is constructed with the core of FPGA and the universal analog front end.Using the hardware description language，functions of framing and de-framing，scrambling and descrambling，encoding and decoding，and filtering are realized，which achieves the function of HDSL interface circuit.Through the experiment result，it is shown that the function of the HDSL interface designed in this paper is normal，and allows users to achieve the dynamic configuration and maintenance of the interface by modifying the program code and the system input，which can effectively solve the problem of traditional HDSL interface based on integrated chip with poor flexibility and high cost of maintenance，and provides a useful reference for the design and implementation of other signal interface systems.

field wired far-distance transmission，interface testing，signal generator，xDSL

TP336

A

1002-0640（2017）03-0179-04

2016-02-25

2016-03-28

孫慧賢（1980- ），男，內蒙古臨河人，博士，講師。研究方向：指揮控制系統(tǒng)工程。