曲 明，翟 越，王 楠

(中國電子科技集團(tuán)公司第五十四研究所，河北 石家莊050081)

基于射頻收發(fā)應(yīng)用的低噪聲頻率綜合器設(shè)計(jì)

曲 明，翟 越，王 楠

(中國電子科技集團(tuán)公司第五十四研究所，河北 石家莊050081)

隨著無線通信技術(shù)的高速發(fā)展，載波頻段的不斷升高，對收發(fā)芯片中頻率綜合器的噪聲性能提出了較高的要求。針對通信收發(fā)系統(tǒng)中頻率綜合器的設(shè)計(jì)，提出了一些低噪聲的設(shè)計(jì)技術(shù)，電源電壓1.2 V，采用SMIC 0.13 μm CMOS 工藝。主要對頻率綜合器主要組成模塊鑒相器、電荷泵、LC型壓控振蕩器以及ΔΣ調(diào)制器的噪聲性能進(jìn)行了分析和優(yōu)化，在此基礎(chǔ)上提出了優(yōu)化相位噪聲的方案，并展示了關(guān)鍵模塊的仿真結(jié)果和整體電路相位噪聲的測試情況。結(jié)果顯示其噪聲性能達(dá)到了國內(nèi)較高水平。

頻率綜合器；低相位噪聲；電荷泵；ΔΣ調(diào)制器；LC壓控振蕩器

0 引言

隨著射頻集成電路制造工藝的快速發(fā)展，基于CMOS射頻工藝的頻率綜合器可以很容易地實(shí)現(xiàn)數(shù)GHz的頻率時(shí)鐘信號(hào)輸出，使利用CMOS射頻工藝實(shí)現(xiàn)前端接收機(jī)和發(fā)射機(jī)成為可能。但隨著通信系統(tǒng)中頻帶資源的變大，對信號(hào)通信質(zhì)量要求的提高，尤其是在射頻通信、無線廣播的接收設(shè)備中，為了更好地改善信噪比，對接收芯片中本振信號(hào)的質(zhì)量提出了較高的要求。因此，研究滿足通信行業(yè)發(fā)展需求的低相位噪聲頻率綜合器已成為當(dāng)下的研究熱點(diǎn)[1-2]。

1 延遲可調(diào)鑒相器(PFD)的設(shè)計(jì)

目前，在大多數(shù)鎖相環(huán)的設(shè)計(jì)中通常采用的都是無死區(qū)的鑒頻鑒相器，因?yàn)樗绤^(qū)是引起雜散、相噪的主要因素之一，死區(qū)使后級(jí)壓控振蕩器的相對輸入必須將隨機(jī)相位差累積到額定值時(shí)，環(huán)路才得到有效的反饋。壓控振蕩器的輸出在這些過零點(diǎn)時(shí)，就會(huì)使輸出時(shí)鐘產(chǎn)生抖動(dòng)[3]。

消除“死區(qū)”的方法為：在復(fù)位路徑上插入延時(shí)單元，從而使PFD產(chǎn)生的UP和DOWN信號(hào)在高電平末尾會(huì)同時(shí)為高，使電荷泵的開關(guān)不會(huì)出現(xiàn)因?yàn)樾盘?hào)時(shí)間過短而導(dǎo)致電荷泵無法輸出或輸入電流，從而消除該電路的死區(qū)效應(yīng)。

通過以上分析可知，死區(qū)是可以消除的，但PFD中復(fù)位延遲時(shí)間過長，會(huì)將后級(jí)電荷泵中(CP)的電流失配效應(yīng)累積放大，即使在電荷泵完全匹配的情況下，也存在參考時(shí)鐘的饋通，在鎖相環(huán)的輸出存在著參考頻率的毛刺。而復(fù)位時(shí)間過短，則又不能做到無死區(qū)的鑒相。因此，在延遲單元設(shè)置上，本文在PFD的復(fù)位延遲設(shè)計(jì)了3 bit延遲可調(diào)，從而能夠靈活地控制延遲時(shí)間，如表1所示，具體電路如圖1所示。

表1 延遲配置

控制位延遲時(shí)間/ps000300001350010400011450100500101550110600111650

圖1 3 bit延遲可調(diào)PFD

2 自校準(zhǔn)差分電荷泵(CP)的設(shè)計(jì)

通常電荷泵在工作時(shí)不可避免地有電荷泄漏、充放電流適配等非理想性因素存在，使得電壓存在抖動(dòng)，造成輸出頻率的相位偏差，引起VCO的頻率抖動(dòng)而產(chǎn)生噪聲[5-6]。所以，設(shè)計(jì)一個(gè)高性能的電荷泵電路對鎖相環(huán)路來說是非常重要的。

為了消除上述的電荷泄漏、充放電流適配等非理想性因素，可采用自校準(zhǔn)電荷泵電路，其原理和電路結(jié)構(gòu)如圖2所示。

由于CMOS實(shí)現(xiàn)的開關(guān)電流源的內(nèi)阻并非無窮大，電荷泵在輸出電壓范圍較大時(shí)泵出或者泵入的電流不能完全匹配，這個(gè)電流誤差將引入雜散。自校準(zhǔn)電路的引入可以克服這個(gè)問題，引入復(fù)制電荷泵電流支路的參考支路，把參考支路和電荷泵電流支路的輸出節(jié)點(diǎn)電壓作為放大器的輸入，放大器的輸出直接調(diào)節(jié)2條支路的電流偏置。這種電路可以保證電荷泵的泵出或者泵入電流的匹配特性不隨輸出電壓的改變而改變，完全由器件工藝尺寸誤差決定輸出電流的適配。

圖2 自校準(zhǔn)電荷泵原理圖

為了確保環(huán)路的穩(wěn)定性，又增加跨導(dǎo)運(yùn)算放大器，如圖3所示。在參考支路以外又增添了偏置支路，把放大器的輸出連接到偏置支路上，降低放大器這一級(jí)的增益，使反饋回路的開環(huán)等效為一級(jí)放大，則反饋回路處于無條件穩(wěn)定狀態(tài)，無需進(jìn)行頻率補(bǔ)償。改進(jìn)電路的優(yōu)點(diǎn)是在保證輸出范圍大、電流匹配性好的同時(shí)，極大地增強(qiáng)了電路的穩(wěn)定性。

圖3 本文設(shè)計(jì)采用的自校準(zhǔn)差分電荷泵

另外，由于電流源MP3和MN3的漏端有限寄生電容不一樣，會(huì)引起電荷共享的問題，即MP3和MN3的漏端在開關(guān)開啟和關(guān)斷時(shí)，電荷的變化量不一樣，這將導(dǎo)致凈電荷量流入或流出環(huán)路，最終導(dǎo)致環(huán)路濾波器的電壓出現(xiàn)紋波，惡化鎖相環(huán)的相噪[8]。為了解決這一問題，采用了差分電荷泵，如圖3所示，將差分兩端用一個(gè)單位增益放大器連接起來，使得兩邊的共模電平保持相等，兩側(cè)電壓保持恒定，也就不會(huì)產(chǎn)生電荷共享的問題。

本設(shè)計(jì)采用的具體電荷泵電路如圖4所示，開關(guān)管的設(shè)計(jì)采用互補(bǔ)式對管，降低時(shí)鐘饋通效應(yīng)；單位增益運(yùn)放采用了PMOS尾電流源和NMOS尾電流源兩級(jí)運(yùn)放，以保持運(yùn)放兩側(cè)電壓范圍的一致性，同時(shí)還增加了一些電流控制位。

圖4 電荷泵電路

3 無源濾波器的分析設(shè)計(jì)

電荷泵輸出信號(hào)包含有直流成分和高階諧波成分，其中高頻成分則是不需要的信號(hào),這些高頻成分通常由環(huán)路低通濾波器濾除。

環(huán)路濾波器有2種實(shí)現(xiàn)方式：無源和有源，兩者具有相同的零極點(diǎn)位置，只是有源的在輸出增加了增益[9]。一般來講，無源濾波器的噪聲比有源濾波器的噪聲小，所以本設(shè)計(jì)采用無源濾波器，無源濾波器的常用結(jié)構(gòu)如圖5所示。

圖5 環(huán)路濾波器

圖5 (a)是二階環(huán)路濾波器，它有1個(gè)零點(diǎn)和2個(gè)極點(diǎn)。其傳輸函數(shù)為：

(1)

圖5 (b)是三階環(huán)路濾波器，其傳輸函數(shù)為：

(2)

通過傳輸函數(shù)式(1)和式(2)的對比，較二階濾波器來說，三階濾波器又增加了一個(gè)高頻極點(diǎn)，因此環(huán)路濾波器對高頻噪聲有較好的抑制作用。

本文設(shè)計(jì)采用三階環(huán)路濾波器，在實(shí)際設(shè)計(jì)中，C1遠(yuǎn)大于C2和C3，R1遠(yuǎn)大于R2。

無源濾波器的噪聲主要來源于電阻的熱噪聲，一般設(shè)計(jì)中，電阻R值越小越好。因?yàn)镽越小，輸出噪聲系數(shù)越小。但是R越小，則系統(tǒng)的相位裕度越小，系統(tǒng)越不穩(wěn)定，而且使得系統(tǒng)跟蹤的速度變慢，系統(tǒng)帶寬變小，所以本文電路設(shè)計(jì)在滿足帶寬前提下盡量降低電阻R1和R2的值。

4 低噪聲LC型VCO設(shè)計(jì)

基于射頻收發(fā)的本振輸出頻率一般在幾GHz左右，因此VCO的振蕩頻率一般也在幾GHz，若有正交輸出的要求，需要引入高速二分頻電路，則振蕩頻率還會(huì)有一個(gè)成倍的變化。

壓控振蕩器主要分為環(huán)形振蕩器和LC型振蕩器兩大類，環(huán)形振蕩器一般為多個(gè)放大器級(jí)聯(lián)反饋而成，但是由于其可實(shí)現(xiàn)頻段不高，而且相位噪聲比LC壓控振蕩器差，因此，在射頻收發(fā)本振的設(shè)計(jì)上，主要采用LC型壓控振蕩器。該結(jié)構(gòu)主要由高Q值的電感、可變電容陣列和MOS交叉負(fù)阻管組成。常用的結(jié)構(gòu)包括NMOS交叉耦合管、PMOS交叉耦合管和NMOS/PMOS互補(bǔ)交叉耦合管3種[10-12]。

本文采用NMOS/PMOS交叉耦合負(fù)阻振蕩電路，如圖6所示，這樣對耦合晶體管跨導(dǎo)的要求較低，約為LC環(huán)路寄生電阻的1.25～1.5倍即可。另外，采用該結(jié)構(gòu)，可以保證電路的對稱性，能夠輸出質(zhì)量較高的差分信號(hào)。

圖6 本電路采用的交叉耦合LC型VCO

LC型振蕩器的噪聲水平，主要和其中電感的Q值有很大關(guān)系，因此，在設(shè)計(jì)仿真時(shí)，通過降低電感匝數(shù)，來提高電感的Q值。此外，還采取了以下措施來降低相噪[14-17]。

措施一，通過在差分對管共源點(diǎn)加一個(gè)與尾電流源管并聯(lián)的大電容，來濾除二次及二次以上諧波附近的噪聲，這樣做也削弱了尾電流源管的溝道長度調(diào)制效應(yīng)，使振蕩器輸出波形更加對稱。

措施二，降低振蕩器的調(diào)諧增益。由于輸出相位和頻率的變化是控制線上的噪聲所導(dǎo)致的結(jié)果，對于給定的噪聲幅度：

wout=w0+KVCOVcont。

(3)

由式(3)可知，輸出頻率中的噪聲正比于Kvco，所以要使Vcont上的噪聲效應(yīng)減到最小，VCO的增益必須最小,這就需增加調(diào)諧曲線的數(shù)量。

措施三，在VCO版圖的設(shè)計(jì)中，LC的環(huán)路走線盡量采用高層寬金屬，以減小寄生電阻對相位噪聲的貢獻(xiàn)。

本文設(shè)計(jì)的VCO調(diào)諧范圍從2～4 GHz，采用3個(gè)VCO，每個(gè)VCO采用5 bit控制電容陣列，共32根調(diào)諧曲線，這樣可以將Kvco控制在20 MHz/V左右。

5 小數(shù)分頻ΔΣ調(diào)制器的分析設(shè)計(jì)

頻率綜合器必然要用到小數(shù)分頻技術(shù)，其中減少分?jǐn)?shù)雜散的方法，目前較多采用的是ΔΣ技術(shù)，該技術(shù)能夠有效地將量化噪聲隨機(jī)化，低頻率段的量化噪聲推移到較高的頻率段，以提高信號(hào)帶內(nèi)的信噪比[4]。

本文ΔΣ調(diào)制器采用的是基于MASH 1-1-1結(jié)構(gòu)的三階調(diào)制器，如圖7所示。

圖7 典型MASH1-1-1結(jié)構(gòu)

該結(jié)構(gòu)簡單，主要是由累加器和延遲單元組成，由于經(jīng)過了三級(jí)噪聲整形，輸出電平從-3～4，因此對相位噪聲的抑制效果好，非線性噪聲電平一般可以達(dá)到<-45 dB@300 kHz[7]。

高階全數(shù)字調(diào)制器的寄存器是有限的，輸出序列還是無法避免周期性的存在，這將會(huì)導(dǎo)致雜散噪聲的產(chǎn)生，特別在輸入x(n)為一些周期性的小數(shù)時(shí)，輸出序列的周期性會(huì)更強(qiáng)。為了消除輸出序列的周期性，將三階調(diào)制器中的第1級(jí)累加器的進(jìn)位輸入端置零，同時(shí)分別在第2級(jí)和第3級(jí)累加器的進(jìn)位輸入端口輸入一個(gè)7位線性反饋移位寄存器(LFSR)產(chǎn)生的偽隨機(jī)序列d(n)。如圖8所示，這種偽隨機(jī)序列近似為高斯白噪聲，沒有任何能量，只會(huì)破壞輸出序列的周期性，并不會(huì)對調(diào)制器的調(diào)制功能產(chǎn)生影響。

圖8 帶偽隨機(jī)產(chǎn)生器Mash結(jié)構(gòu)

本文基于matlab對典型Mash1-1-1和帶偽隨機(jī)產(chǎn)生器Mash結(jié)構(gòu)進(jìn)行了建模仿真，仿真結(jié)果如圖9所示。

圖9 Matlab建模仿真結(jié)果

圖9(a)是典型Mash 1-1-1的仿真結(jié)果，圖9(b)是帶偽隨機(jī)產(chǎn)生器的仿真結(jié)果，可以明顯看到，雖然二者都實(shí)現(xiàn)了將低頻的小數(shù)雜散向高頻搬移，但左圖中在104頻率處雜散的能量是在70 dB左右，而右圖中在相同位置的能量是在10 dB左右，由于偽隨機(jī)數(shù)的加入削弱了雜散的能量，并且使雜散的能量更為集中。

6 頻率綜合器整體環(huán)路帶寬的分析設(shè)計(jì)

前面在降低頻率綜合器各個(gè)模塊自身噪聲方面進(jìn)行了分析研究，然而整體頻率綜合器輸出頻率的相位噪聲性能不僅同各模塊的設(shè)計(jì)相關(guān)，而且嚴(yán)重依賴整個(gè)環(huán)路帶寬的選擇[13]。

各模塊噪聲可被劃分為2類：① 電荷泵和分頻器的固有相位噪聲(具有1/f頻域特性)；② VCO和濾波電阻等效的相位噪聲(具有1/f2頻域特性)。相應(yīng)環(huán)路傳輸函數(shù)HL和HH分別為低通和高通函數(shù)：

(4)

(5)

2類噪聲源對輸出總噪聲的貢獻(xiàn)大小取決于各自到輸出傳輸函數(shù)式(4)和式(5)的帶寬。

圖10為2類噪聲源的功率密度譜，圖11為引入了環(huán)路高通和低通效應(yīng)修正后的密度譜，可以看到，當(dāng)帶寬正好在2根譜線交點(diǎn)ωu頻率處時(shí)，2根譜線交叉高出部分將能夠被抑制掉，如圖中虛線部分，這樣能進(jìn)一步減弱各個(gè)模塊噪聲源所引入的相位噪聲。

圖10 2類噪聲源的 功率密度譜

圖11 環(huán)路調(diào)整后噪聲 功率密度譜

本文設(shè)計(jì)頻率綜合器，在VCO振蕩在2 GHz時(shí)，分頻輸出400 MHz，輸入鑒相頻率為3 MHz，帶寬設(shè)置在100 kHz，對輸出的相位噪聲進(jìn)行了測試，結(jié)果如圖12所示。

圖12 相位噪聲測試結(jié)果圖

可以看到相位噪聲在1 kHz處達(dá)到了-97 dB，在10 kHz處達(dá)到了-102 dB，在100 kHz處達(dá)到了-101 dB，在1 MHz處達(dá)到了-115 dB，該指標(biāo)達(dá)到了國內(nèi)在該頻率段相噪的較好水平。

7 結(jié)束語

本文在對射頻收發(fā)器中的頻率綜合器的低噪聲設(shè)計(jì)中，對鑒相器、電荷泵、環(huán)路濾波器、LC振蕩器和小數(shù)分頻ΔΣ調(diào)制器進(jìn)行了優(yōu)化，并對環(huán)路帶寬進(jìn)行了合理設(shè)計(jì)，仿真及測試結(jié)果表明，各模塊的噪聲性能得到了改善，整體頻率綜合器輸出頻率的噪聲性能得到了較大提高，能夠適應(yīng)當(dāng)前射頻收發(fā)器的應(yīng)用要求。

[1] Phillip E A.CMOS模擬集成電路設(shè)計(jì)(第2版)[M].北京:電子工業(yè)出版社，2011.

[2] Sansen W M C.模擬集成電路設(shè)計(jì)精粹[M].北京:清華大學(xué)出版社,2008.

[3] 拉扎維.模擬CMOS集成電路設(shè)計(jì)[M].西安:西安交通大學(xué)出版社，2008.

[4] Pamarti S，Jansson L，Galton I.A Wideband 2.4 GHz Delta-Sigma Fraetional-N PLL with l-Mb/s In-LooP Modulation[J].IEEE Journal of Solid-State Circuits，2004，39(1)：49-62.

[5] Temporit E，Albasini G，Bietti I，et al.A 700-kHz Bandwidth ΔΣ Fractional Synthesizer with Spurs Compensation and Linearization Techniq-ues for WCDMA Applications [J].IEEE Journal of Solid-State Circuits，2004，39(9)：1446-1454.

[6] Swaminathan A,Wang K J,Galton I.A Wide-Bandwidth 2.4 GHz ISM Band Fractional-N PLL With Adaptive Phase Noise Cancellation [J].IEEE Journal of Solid-State Circuits，2007，42 (12):2639-2650.

[7] Meninger S E，Perrott M H.A 1-MHz Bandwidth 3.6-GHz 0.18-um CMOS Fractional-Synthesizer Utilizing a Hybrid PFD/DAC Structure for Reduced Broadband Phase Noise [J].IEEE Journal of Solid-State Circuits，2006,41(4):966-980.

[8] Hedayati H ，Khalil W ，Bakkaloglu B.A 1 MHz Bandwidth，6 GHz 0.18 um CMOS Type-I ΔΣ Fractional-N Synthesizer for WiMAX Application [J].IEEE Journal of Solid-State Circuits，2009，44(12):3244-3252.

[9] 何 捷.DVB-T 接收機(jī)中頻率綜合器的研究[D].上海：上海交通大學(xué),2005.

[10]鄧賢進(jìn),李家胤,張 健.鎖相頻率合成器相位噪聲的精確估計(jì)與仿真[J].電路與系統(tǒng)學(xué)報(bào)，2006，11(5):128-131.

[11]張淑娥,王 丹.基于LTC1562的諧振器設(shè)計(jì)與實(shí)現(xiàn)[J].無線電工程,2011,41(11)：40-42,60.

[12]劉 欣,井科學(xué),歐陽萍.基于YIG振蕩器的寬帶頻率綜合器設(shè)計(jì)[J].無線電工程,2012,42(2)：58-61.

[13]彭志華,周存麒.C波段低相噪頻率合成器設(shè)計(jì)[J].無線電工程,2012,42(3)：44-46.

[14]吳俊晨,任文成,徐志平.利用PLL減小時(shí)鐘前沿抖動(dòng)的研究[J].無線電工程,2013,43(2)：52-54.

[15]楊 強(qiáng),李棟賢.毫米波衛(wèi)星通信頻段功率合成器的研究[J].無線電工程,2013,43(5)：59-61.

[16]胡麗格.一種S波段寬帶小步進(jìn)頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)[J].無線電工程,2015,45(5):70-72.

[17]王戰(zhàn)永.基于DDS+PLL一種快速跳頻頻率合成電路的設(shè)計(jì)與實(shí)現(xiàn)[J].移動(dòng)通信,2014,38(24):57-61,66.

Design of Low Noise Frequency Synthesizer Based on RF Transceiver Applications

QU Ming，ZHAI Yue，WANG Nan

(The 54th Research Institute of CETC，Shijiazhuang Hebei 050081，China)

The rapid development of wireless communication technology and the higher and higher carrier frequency band put higher demands on the noise performance of the frequency synthesizer in the transceiver chip.For the design of frequency synthesizers in communication transceiver system，some low noise design techniques are proposed.The power supply voltage of the design is 1.2 V，and the process is CMOS 0.13 um.The paper analyzes and optimizes the noise performance of the main components of the frequency synthesizer，including the phase detector，charge pump，LC type oscillator and the ΔΣ modulator.Based on this，the paper proposes the scheme of phase noise optimization and presents the simulation results of key modules and phase noise test results of the whole circuits.The results show that the noise performance has reached the high domestic level.

synthesizer；low phase noise；charge pump；ΔΣ modulator；LC oscillator

10.3969/j.issn.1003-3114.2017.03.19

曲 明，翟 越，王 楠.基于射頻收發(fā)應(yīng)用的低噪聲頻率綜合器設(shè)計(jì)[J].無線電通信技術(shù),2017,43(3):76-80.

[QU Ming，ZHAI Yue，WANG Nan.Design of Low Noise Frequency Synthesizer Based on RF Transceiver Applications[J].Radio Communications Technology，2017，43(3)：76-80.]

2016-11-23

國家部委基金資助項(xiàng)目

曲 明(1982—)，男，工程師，主要研究方向：模擬集成電路設(shè)計(jì)。翟 越(1989—)，男，助工，主要研究方向：模擬集成電路設(shè)計(jì)。

TN911.7

A

1003-3114(2017)03-76-5