■ 劉 超 劉召慶 雒 俊 趙 博 張丹惠

軍方園地

硬件加速對處理器性能提高的探索

■ 劉 超 劉召慶 雒 俊 趙 博 張丹惠

FIR(有限沖激響應(yīng))、IIR(無限沖激響應(yīng))和FFT(快速傅里葉變換)三種信號處理技術(shù)被廣泛應(yīng)用于硬件加速器的實(shí)現(xiàn)上。硬件加速器能減輕CPU的負(fù)擔(dān)，潛在的提升處理器的計(jì)算吞吐率，一般認(rèn)為其效能至少不低于CPU效能的2倍。本文以某型DSP處理器處理模擬量輸入系統(tǒng)為例，說明硬件加速器在這方面的應(yīng)用。

1.前言

簡單地說，硬件加速器技術(shù)的出現(xiàn)源于CPU處理能力的不足，或是已達(dá)到其處理能力的上限，需要通過某種預(yù)先處理技術(shù)進(jìn)行先期任務(wù)的分擔(dān)，或優(yōu)化任務(wù)結(jié)構(gòu)，使之整體任務(wù)的處理能力得到提高，而CPU還是原來的CPU。目前廣泛應(yīng)用的技術(shù)有：

● FIR濾波器：有限沖激響應(yīng)序列變換處理；

● IIR濾波器：無限沖激響應(yīng)序列變換處理；

● FFT操作：快速傅里葉變換，倒位序交換蝶式計(jì)算；

這些方法的應(yīng)用背景均基于數(shù)字信號處理技術(shù)。

1.1 硬件加速器的應(yīng)用背景

FIR濾波器、IIR濾波器和FFT操作在數(shù)字信號處理中的應(yīng)用十分普遍，且具有規(guī)則的結(jié)構(gòu)，因此可以用硬件直接實(shí)現(xiàn)，特別是用硬件加速器。硬件加速器是專用的定點(diǎn)功能外設(shè)，適用于單個任務(wù)的重復(fù)計(jì)算。它減輕了主處理器的負(fù)擔(dān)，而主處理器主要做一些在結(jié)構(gòu)上幾乎沒有什么規(guī)律的通用任務(wù)。

由于系統(tǒng)既擁有通用處理器的普遍適用性，同時又具有專用硬件計(jì)算的高效性，因此為提高處理器總的計(jì)算能力，硬件加速器的使用成為了一種性價比較高的方法。

1.2 硬件加速器的飛控模擬量概念

硬件加速器在滿足日益復(fù)雜系統(tǒng)需求的眾多應(yīng)用領(lǐng)域方面具有重要價值。其應(yīng)用之一是其通道數(shù)不斷上升的模擬量數(shù)字化輸入處理系統(tǒng)。當(dāng)飛行器控制系統(tǒng)的模擬量數(shù)字化輸入處理特征狀態(tài)數(shù)從5.1通道發(fā)展到6.1通道、7.1通道，以至于更復(fù)雜飛行器控制系統(tǒng)一般使用的12個或者更多的模擬量數(shù)字化輸入處理，飛機(jī)自動控制則處于更加平穩(wěn)和安全的狀態(tài)。

此外，模擬量數(shù)字化輸入現(xiàn)在采用時序串編碼格式，其相關(guān)的編碼器擴(kuò)展了系統(tǒng)資源。時序串編碼算法還以更高的采樣率處理數(shù)據(jù)。以往數(shù)據(jù)的峰值采樣率很少超過48kHz，隨著時序串編碼算法的采用，現(xiàn)在采樣率通常為96kHz，甚至達(dá)到了192kHz。

2.模擬量數(shù)字化處理原理

為了更好的理解計(jì)算需求是如何增加的，考慮一般飛機(jī)的自動控制系統(tǒng)，它集成了復(fù)雜的飛行均衡算法，用以補(bǔ)償振動響應(yīng)和位置長度差異時延所引起的偏差。算法首先利用麥克斯威爾噪聲分析飛行環(huán)境，并測量實(shí)時傳遞函數(shù)。對飛機(jī)多個不同位置進(jìn)行測量再進(jìn)行組合分析，然后為每個模擬量輸入設(shè)計(jì)一個補(bǔ)償濾波器。

更精確的飛行模擬量均衡算法則使用FIR濾波器來校正整個頻率范圍的響應(yīng)函數(shù)，濾波器長度與采樣率直接成比例。低頻控制越精確，需要的濾波器長度越長。采樣率為48kHz時，通常濾波器的長度為256點(diǎn)，為了達(dá)到同樣的頻率分辨率，在96kHz時則需要濾波器的長度為512點(diǎn)。采樣率和濾波器長度均加倍則導(dǎo)致所需的總計(jì)算量增加了4倍。

2.1硬件加速器結(jié)構(gòu)

ADI公司近期推出的SHARC ADSP-2146x處理器是典型的DSP加速處理器，通過該型芯片的實(shí)現(xiàn)可掌握硬件加速的基本原理和思路，其加速器的基本結(jié)構(gòu)邏輯清晰，處理器具有更高的時鐘速率(450MHz)，片上存儲器(5Mb)也得到了擴(kuò)展。

此外，該處理器還具有一系列硬件加速器，可用于實(shí)現(xiàn)通用信號處理運(yùn)算：FIR濾波器、IIR濾波器和FFT。而這些運(yùn)算通常是通信系統(tǒng)、醫(yī)療設(shè)備、消費(fèi)產(chǎn)品、工業(yè)測量和控制應(yīng)用中的基本運(yùn)算。這些加速器是SHARC ADSP-2136x系列處理器片內(nèi)采樣率轉(zhuǎn)換器的有益補(bǔ)充，而采樣率轉(zhuǎn)換器也可以看作硬件加速器。

圖1 FIR加速器的結(jié)構(gòu)

SHARC ADSP-2146x處理器的三個加速器設(shè)計(jì)相同，圖1所示的FIR加速器能很好的說明硬件加速器的結(jié)構(gòu)。

FIR加速器有以下功能模塊：

● 系列控制寄存器——配置加速器的操作。

● DMA控制器——在主存儲器與加速器的本地存儲器之間傳輸數(shù)據(jù)，也可用于配置控制寄存器。

● 兩個本地存儲器塊——保存系數(shù)和狀態(tài)變量（或者延遲存儲器），并降低主存儲器的帶寬。

● 計(jì)算單元——包括適合加速器的算術(shù)操作，F(xiàn)IR的計(jì)算單元有4個并行的MAC。

2.2 硬件加速器操作的基本步驟

一般使用鏈?zhǔn)紻MA，加速器的操作可以自動完成，F(xiàn)IR加速器的操作步驟具有典型性，IIR濾波器和FFT操作均可以此為例。

其典型操作分為以下幾步。

(1)將本通道的系數(shù)數(shù)據(jù)由內(nèi)部存儲器載入本地加速器系數(shù)存儲區(qū)。

(2)將本通道的狀態(tài)變量從內(nèi)部存儲器載入本地加速器系數(shù)存儲區(qū)，包括第一個輸入樣本。

(3)利用四個MAC單元計(jì)算輸出樣本。

(4)保存結(jié)果。

(5)如果還有需要處理的樣本，則讀取下一個輸入樣本，并寫入狀態(tài)變量存儲器。

(6)重復(fù)步驟（3）～（5），直到通道中的所有輸出樣本計(jì)算完成。

(7)重復(fù)步驟（1）～（6），計(jì)算所有輸入通道。

3.加速器的實(shí)際應(yīng)用

應(yīng)用軟件的設(shè)計(jì)應(yīng)當(dāng)盡可能考慮從硬件加速器獲取更多的好處，應(yīng)牢記加速器必須配置成與主CPU并行操作的規(guī)律，如果主CPU處于空閑狀態(tài)等待加速器完成操作，這將不會產(chǎn)生更高的效率。

加速器是實(shí)時環(huán)境中運(yùn)行的大信號鏈的典型部分，加速器接口需要雙緩存的輸入和輸出數(shù)據(jù)，系統(tǒng)設(shè)計(jì)人員應(yīng)該牢記加速器會帶來一部分延時。

設(shè)想一個帶有7.1通道的飛控模擬量數(shù)字化輸入系統(tǒng)，采樣率為96kHz，數(shù)據(jù)塊的大小為32個采樣點(diǎn)，假定飛機(jī)內(nèi)均衡應(yīng)用8個FIR濾波器，每個濾波器的長度為512點(diǎn)，如果采用多核CPU執(zhí)行濾波操作，則至少需要：

96kHz/s×8×512=393MMAC（個操作.每秒）

或者為工作在450MHz的SHARC處理器運(yùn)算量的44%。該FIR處理占據(jù)了整個計(jì)算量很大的一部分，但如果使用了硬件加速器，這些運(yùn)算量都可轉(zhuǎn)交加速器來處理。FIR濾波器的輸入和輸出均采用雙緩沖，這就可以讓加速器與音頻信號處理鏈的最后環(huán)節(jié)并行處理。當(dāng)然，雙緩沖器會引入32個采樣點(diǎn)的處理延遲，96kHz時延遲為333ms，這種情況是可以接受的。

利用上面的計(jì)算公式，加速器需要50056個外設(shè)時鐘周期才能完成操作，如果外設(shè)時鐘是225MHz，則需要223ms，小于333ms的可用塊處理時間。

4.結(jié)束語

飛行控制模擬量數(shù)字化處理技術(shù)的進(jìn)一步發(fā)展對任務(wù)處理器DSP/ CPU提出了更高的要求，集成硬件加速器為處理器整體處理性能的提升提供了重要的推動力，將通用的信號處理操作——FIR濾波、IIR濾波和FFT操作——從內(nèi)核處理器中釋放出來，使內(nèi)核可以專注于其它任務(wù)，這種方法性價比高，可使處理器的計(jì)算吞吐量提高兩倍以上。本文主要討論了模擬量的數(shù)字化應(yīng)用，然而處理器和加速器是通用的，也適用于各種信號的處理任務(wù),如離散量的輸出。

（作者單位：劉超、雒俊、張丹惠，陸軍航空兵軍代局駐西安地區(qū)軍代室；劉召慶、趙博，西安應(yīng)用光學(xué)研究所）