摘 要本文首先簡要分析了DDR2電路PCB設(shè)計(jì)步驟，分別從等長控制、串?dāng)_、控制回流路徑、增大走線間距及發(fā)射等方面，探討了信號完整性的應(yīng)對措施，以期為相關(guān)設(shè)計(jì)應(yīng)用提供些許參考。

【關(guān)鍵詞】DDR2 PCB設(shè)計(jì) 信號完整性

DDR2內(nèi)存具有十分強(qiáng)大的預(yù)讀取能力，憑借此功能使得其成為諸多嵌入式系統(tǒng)之首選，但因其有著快速的上升與下降沿，且高頻，使得開展PCB設(shè)計(jì)存在諸多困難。對于PCB設(shè)計(jì)人員而言，除了需對于通用的高速PCB布線規(guī)則要嚴(yán)格遵循外，還需逐一分析與解決系統(tǒng)當(dāng)中各信號的完整性問題。本文以控制器與單個(gè)DDR2存儲器之間的PCB設(shè)計(jì)為例，探討提升信號完整性的切實(shí)對策。

1 DDR2電路PCB設(shè)計(jì)步驟分析

DDR2電路主要有兩大組成部分，即DDR2存儲器U3與控制器U1，除此之外，還包含有許多旁路電容與小封裝的串聯(lián)電阻。自U1至U3構(gòu)建起了一個(gè)電路隔離區(qū)，在二者中間位置設(shè)置串聯(lián)電阻，而將旁路電容布設(shè)在線路板另一側(cè)。DDR2電路和其它電路之間的間隔距離越大越好，建議20mil以上。在于布線空間相滿足的狀況下，DDR2存儲器與控制器U1間具有越小的距離越好。如若僅采用一個(gè)DDR2存儲器，那么兩者的中心而言，以位于同一條直線上為宜。此布局能夠?yàn)樽呔€的長度相同相應(yīng)保障，通常情況下，信號線的長度為小于5000mil。對于旁路電容而言，實(shí)際就是地平面與電源處于并聯(lián)狀態(tài)下具有很小體積的電容，需將其放置在與旁路比較靠近的引腳處，以此來實(shí)現(xiàn)寄生電感的降低，將電源相應(yīng)高頻阻抗參數(shù)減少。在布設(shè)旁路電容過程中，需當(dāng)高速旁路電容于另一面時(shí)，方能公用過孔，不然，會造成寄生電感的大幅增加。對于高速電路的過孔尺寸及非電源線線寬，則需要與空間的大小相結(jié)合，另結(jié)合印制板制作工藝來決定，本例選用信號線線寬為5mil，過孔為6mil/18 mil。

2 信號完整性剖析及對策

2.1 等長控制

為了獲取一致的時(shí)延，這對于DDR2的DQS、地址控制線、時(shí)鐘及數(shù)據(jù)等信號在等長方面具有很高的要求，走線要求為：針對控制線（WE、CKE、BA、CS、CAS）、片選、地址線及時(shí)鐘線（CK），此組線的標(biāo)準(zhǔn)長度，乃為組中信號架構(gòu)當(dāng)中最長的曼哈頓距離，誤差小于±50mil。對于時(shí)鐘線而言，要求其與差分對走線精確匹配，兩者誤差不得超過25mil，以5mil為宜?？刂凭€、片選及地址線與時(shí)鐘線要盡可能等長，可以長于時(shí)鐘線，但不可過短，誤差需小于100mil。針對時(shí)鐘線（DQS）及數(shù)據(jù)線（DDR-D，DQM）而言，此組線相應(yīng)標(biāo)準(zhǔn)長度，也為組中信號的最長曼哈頓距離，誤差需小于±50mil。對于數(shù)據(jù)線而言，需盡可能等長于時(shí)鐘線。誤差需小于50mil。為較好的達(dá)此要求，可走蛇形線，此外，自控制器至DDR2存儲器，一條信號線在長度上，并非單指線長，還需計(jì)算元件封裝內(nèi)部引線的長度，也就是DDR2電路4層走線。

2.2 串?dāng)_

串?dāng)_乃為信號完整性方面的一種常見問題，在任何一對信號網(wǎng)絡(luò)間均有其身影，且無法將之消除，只能采取相應(yīng)措施將其減小。當(dāng)前，已有許多能減少串?dāng)_的方法，但無論采用何種措施，均會造成系統(tǒng)費(fèi)用的增加，所以，選擇合宜方法，促使設(shè)計(jì)處于容許串?dāng)_范圍內(nèi)，此乃十分必要和關(guān)鍵的。

2.3 控制回流路徑

基于DDR2電路，對于控制回流路徑而言，其可通過設(shè)計(jì)PCB的疊層而實(shí)現(xiàn)，各信號布線層均需有一個(gè)完整且處于相鄰狀態(tài)的地平面，以此來更好的提供最短的返回路徑。串?dāng)_與多個(gè)信號的感性耦合、容性耦合相關(guān)，還與其返回路徑間的性耦合、容性耦合相關(guān)，針對返回路徑而言，如若其并非均勻平面，由此而增加的感性耦合，要高于容性耦合。如果需要讓一對信號回路間的噪聲始終維持在能夠接收的狀態(tài)下，需使它們具有盡可能小的回路互感；若返回平面乃為寬平面，且具有最低的串?dāng)_，此時(shí)，感性耦合與容性耦合便處于對等狀態(tài)；如若返回平面相鄰于信號平面，則具有最小的返回路徑阻抗，并且還具有最小的地彈噪聲。因此，基于良好的疊層配置，對于DDR2電路的地銅與電源銅，需保持完整狀態(tài)，并且對于全部DDR2電路信號均可覆蓋。

2.4 增大走線間距

若信號沿著傳輸線而持續(xù)傳播時(shí)，則返回路徑與信號路徑間便會形成電力線，圍繞在返回路徑周圍以及信號路徑周圍，并且形成有磁力線圈。對于他們所產(chǎn)生的邊緣場而言，則會向周圍空間延伸，當(dāng)與導(dǎo)線具有越遠(yuǎn)距離的地方，其便具有越小的串?dāng)_與邊緣場耦合，反之在，則會越大。因此，減小耦合長度，增加信號路徑間距，可減少串?dāng)_，此乃最為有效且直觀的方法。實(shí)驗(yàn)得知，將間距自1倍線寬增至3倍，可減少遠(yuǎn)端串?dāng)_達(dá)60%。在DDR2走線過程中，基于空間允許的條件下，控制走線間距，即2～3倍線寬，盡可能將平行線相應(yīng)耦合長度減小，便可減少串?dāng)_。

2.5 發(fā)射

信號不管于何處遭受阻抗突變，均會出現(xiàn)發(fā)射，傳輸信號會出現(xiàn)失真狀況，此乃單一網(wǎng)絡(luò)信號存在質(zhì)量問題的關(guān)鍵因素。對于振鈴而言，此乃源端與遠(yuǎn)端不斷往復(fù)多次反射以及阻抗突變所致，因此，若消除至少一端的反射，便可實(shí)現(xiàn)振鈴的減少。本次研究在此方面，則將一個(gè)或多個(gè)電阻放置于重要位置上，于控制器端，串聯(lián)電阻。另將電阻串聯(lián)于重要信號上，此些電阻于印制板上，均與控制器放置相靠近。對于源端串聯(lián)端接而言，其所采取的方式為點(diǎn)對點(diǎn)互連，控制器內(nèi)阻與端接電阻之和，需與傳輸線的特性阻抗對等。

3 結(jié)語

總而言之，針對與信號完整性問題相關(guān)的工程師來講，開展仿真實(shí)驗(yàn)不可獲取，但對于好的實(shí)踐經(jīng)驗(yàn)而言，有助于減少設(shè)計(jì)周期與反復(fù)性，所以，設(shè)計(jì)一個(gè)高速印制板，需同時(shí)基于精確的仿真模型與靈活的經(jīng)驗(yàn)而予以構(gòu)建。

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作者簡介

周忠山（1974-），男，山東省聊城市人。大學(xué)本科學(xué)歷。現(xiàn)為北京中天華延科技有限公司董事長、高級工程師。研究方向?yàn)殡娮赢a(chǎn)品的硬件開發(fā)。

作者單位

北京中天華延科技有限公司 北京市 100083