孫昌君, 李立京, 鄭 帥, 宋舒雯

(北京航空航天大學(xué) 儀器科學(xué)與光電工程學(xué)院，北京 100191)

基于DSP和FPGA的被動(dòng)聲探測(cè)實(shí)時(shí)采集系統(tǒng)設(shè)計(jì)

孫昌君, 李立京, 鄭 帥, 宋舒雯

(北京航空航天大學(xué) 儀器科學(xué)與光電工程學(xué)院，北京 100191)

為了給被動(dòng)聲探測(cè)技術(shù)研究提供實(shí)驗(yàn)驗(yàn)證平臺(tái)，設(shè)計(jì)了一種可以進(jìn)行實(shí)時(shí)數(shù)據(jù)采集和處理的系統(tǒng)方案。整個(gè)系統(tǒng)以數(shù)字信號(hào)處理器(DSP)和現(xiàn)場(chǎng)可編程門陣列(FPGA)為基本架構(gòu)，由FPGA控制模數(shù)轉(zhuǎn)換器(ADC)采集數(shù)據(jù)，通過USB 2.0電路將數(shù)據(jù)傳送給個(gè)人計(jì)算機(jī)(PC)，用于初期的離線驗(yàn)證；FPGA將采集到的數(shù)據(jù)通過外部存儲(chǔ)器接口(EMIF)傳遞給DSP，用于實(shí)時(shí)處理。實(shí)驗(yàn)證明：系統(tǒng)實(shí)現(xiàn)了被動(dòng)聲探測(cè)中的實(shí)時(shí)數(shù)據(jù)采集、離線數(shù)據(jù)存儲(chǔ)。數(shù)據(jù)采集與數(shù)據(jù)處理分別由不同處理器執(zhí)行，提高了系統(tǒng)的響應(yīng)速度與處理性能，能夠滿足探測(cè)系統(tǒng)的實(shí)時(shí)性要求。

被動(dòng)聲探測(cè)； 數(shù)據(jù)采集； 數(shù)字信號(hào)處理器； 現(xiàn)場(chǎng)可編程門陣列

0 引 言

被動(dòng)聲探測(cè)技術(shù)是利用聲傳感器獲取聲音信息，以實(shí)現(xiàn)對(duì)目標(biāo)識(shí)別和定位的技術(shù)。被動(dòng)聲探測(cè)技術(shù)具有獨(dú)特的優(yōu)勢(shì)[1]：隱蔽性好，不易被發(fā)現(xiàn)和摧毀；不受光線和可見度限制；聲波繞射能力強(qiáng)，沒有雷達(dá)、紅外等探測(cè)的工作盲區(qū)；系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，成本低。目前，在軍事領(lǐng)域、工業(yè)領(lǐng)域、醫(yī)療領(lǐng)域、安全監(jiān)控等領(lǐng)域均有著廣泛的應(yīng)用。特別在軍事領(lǐng)域，我國在20世紀(jì)90年代開始進(jìn)行研究，目前還未見成熟產(chǎn)品[2]。

小基陣被動(dòng)聲探測(cè)系統(tǒng)放布靈活、便攜，即可獨(dú)立測(cè)定目標(biāo)方位，又可聯(lián)合測(cè)定目標(biāo)的坐標(biāo)[2]。本文在研究4元小基陣聲傳感器被動(dòng)聲探測(cè)系統(tǒng)的基礎(chǔ)上，設(shè)計(jì)了基于數(shù)字信號(hào)處理器(DSP)與現(xiàn)場(chǎng)可編輯門陣列(FPGA)的被動(dòng)聲探測(cè)實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)。實(shí)現(xiàn)了實(shí)時(shí)數(shù)據(jù)采集與處理，同時(shí),在系統(tǒng)執(zhí)行過程中可以將采集的數(shù)據(jù)實(shí)時(shí)傳送到上位機(jī)中進(jìn)行數(shù)據(jù)處理與存儲(chǔ)，離線存儲(chǔ)的數(shù)據(jù)可用于Matlab算法驗(yàn)證與優(yōu)化。不同于以往的單處理器同時(shí)進(jìn)行數(shù)據(jù)采集與處理，系統(tǒng)的執(zhí)行效率低，該系統(tǒng)充分發(fā)揮了FPGA高速信號(hào)采集與DSP高效信號(hào)處理能力，提高了效率。

1 系統(tǒng)方案設(shè)計(jì)

本文設(shè)計(jì)了基于光纖聲傳感器的被動(dòng)聲探測(cè)實(shí)時(shí)信號(hào)采集系統(tǒng)，系統(tǒng)框架設(shè)計(jì)如圖1所示。

圖1 系統(tǒng)框架圖

4路聲傳感器輸出的模擬信號(hào)，經(jīng)過信號(hào)預(yù)處理后，由FPGA控制ADC采集信號(hào)，判斷是否檢測(cè)到聲源目標(biāo)，實(shí)現(xiàn)目標(biāo)預(yù)警。在未檢測(cè)到有效信號(hào)時(shí)， DSP處于休眠狀態(tài)，以降低系統(tǒng)功耗。檢測(cè)到有效信號(hào)后FPGA發(fā)送信號(hào)喚醒DSP，將采集的數(shù)據(jù)通過EMIF接口傳送給DSP，由DSP進(jìn)行數(shù)據(jù)處理。系統(tǒng)設(shè)計(jì)了USB接口用于實(shí)時(shí)離線數(shù)據(jù)采集，實(shí)現(xiàn)算法離線驗(yàn)證、優(yōu)化。

2 系統(tǒng)硬件電路設(shè)計(jì)

2.1 信號(hào)預(yù)處理電路與ADC采集電路

信號(hào)預(yù)處理電路將聲傳感器接收的信號(hào)進(jìn)行無失真放大、噪聲濾除。其硬件電路由前置放大電路、濾波電路、自動(dòng)增益控制電路組成[3,4]。系統(tǒng)采用高精度儀表運(yùn)算放大器INA128作為前置放大器，用于信號(hào)放大、阻抗匹配。濾波用于濾掉信號(hào)中的高頻噪聲和低頻漂移，提高信噪比。系統(tǒng)采用MAXIM公司單片集成的連續(xù)時(shí)間有源濾波器MAX274構(gòu)造帶通濾波器[5]。當(dāng)聲源目標(biāo)距離變化較大時(shí)，聲傳感器接收的信號(hào)強(qiáng)弱相差很大。為使信號(hào)平穩(wěn)，放大器選用數(shù)控增益[6,7]。系統(tǒng)采用AD公司的程控增益放大器AD526進(jìn)行增益控制。增益控制器選用內(nèi)部集成ADC的MSP430F5529低功耗單片機(jī)。

系統(tǒng)采集的目標(biāo)主要為低頻聲音信號(hào)，頻率低于1 kHz，時(shí)延估計(jì)精度隨采樣頻率的提高而提高，綜合考慮系統(tǒng)運(yùn)算量，選用AD公司的四通道采樣頻率為200 kSPS的16位同步采樣ADC—AD7606，能夠滿足系統(tǒng)需求。AD7606內(nèi)部基準(zhǔn)電壓源存在一定漂移，因此,采用2.5 V低噪聲低漂移電源芯片ADR421AR作為參考源。

2.2 USB2.0通信電路

USB2.0通信模塊將ADC采集的數(shù)據(jù)實(shí)時(shí)保存到PC中，用于離線數(shù)據(jù)處理及算法優(yōu)化。系統(tǒng)采用CYPRESS公司的USB2.0芯片CY7C68013A，由于芯片內(nèi)部沒有存儲(chǔ)器，外部連接一片E2PROM存儲(chǔ)USB驅(qū)動(dòng)程序。數(shù)據(jù)端口采用8位數(shù)據(jù)線，以節(jié)約I/O開銷。USB的時(shí)序由FPGA控制，兩者之間的通信連接圖如圖2所示。

圖2 USB通信連接圖

2.3 DSP模塊電路

系統(tǒng)需要實(shí)現(xiàn)算法的實(shí)時(shí)處理，目前C6000系列的DSP芯片浮點(diǎn)數(shù)據(jù)處理能力較強(qiáng)，適合進(jìn)行算法實(shí)時(shí)處理。系統(tǒng)采用TI公司的低功耗浮點(diǎn)型處理器TMS320C6748，其內(nèi)核為C674x，最高主頻可達(dá)456 MHz，運(yùn)算能力可達(dá)3 648/2 746 MIPS/MFLOPS。

2.3.1 DSP外圍接口

EMIF控制器是DSP中的儲(chǔ)存器控制器，為CPU提供一種和外部多種存儲(chǔ)器連接的方法[8]。C6748具有一個(gè)EMIF接口EMIFA，其時(shí)鐘頻率可達(dá)100 MHz。系統(tǒng)通過EMIFA接口連接FLASH和FPGA。FLASH采用Spansion公司的NAND FLASH S34ML01G200TFI00。EMIF與FPGA通信中將FPGA作為異步存儲(chǔ)器進(jìn)行操作。

C6748具有DDR2專用接口，DDR2功耗低、速度快，能夠以4倍外部總線的速度讀寫數(shù)據(jù)，能夠降低數(shù)據(jù)讀寫帶來的延遲。系統(tǒng)采用Micon公司的DDR2 SDRAM MT47H64M16HR—25，時(shí)鐘信號(hào)采用差分時(shí)鐘，最高頻率達(dá)150 MHz。

2.3.2 DSP與FPGA通信接口電路

FPGA采用Xilinx公司的Spartan—6系列，型號(hào)為XC6SLX16—3CSG324C。系統(tǒng)采用的配置模式為主串模式，存儲(chǔ)器選用Xilinx公司的XCF04S—VO20C。

在DSP與FPGA的通信中，F(xiàn)PGA利用內(nèi)部的RAM構(gòu)建存儲(chǔ)器，F(xiàn)PGA設(shè)計(jì)為DSP的一個(gè)外部存儲(chǔ)器，F(xiàn)PGA將采集的數(shù)據(jù)存放到構(gòu)建的存儲(chǔ)器中，存儲(chǔ)完成后發(fā)出中斷信號(hào)，DSP通過EMIFA接口讀取數(shù)據(jù)，從而實(shí)現(xiàn)DSP與FPGA的并行通信[8]。文中在FPGA內(nèi)部構(gòu)建真實(shí)的雙口RAM。FPGA中雙口RAM的實(shí)現(xiàn)采用Xilinx CORE GeneratorTM工具中的IP核Block Memory Generator。DSP作為從設(shè)備，由FPGA控制其復(fù)位，通信連接圖如圖3所示。

圖3 DSP與FPGA通信連接圖

3 系統(tǒng)軟件設(shè)計(jì)

設(shè)計(jì)主要包括FPGA端和DSP端。FPGA端包括：ADC控制、USB控制、EMIFA通信。DSP端主要包括EDMA數(shù)據(jù)傳輸和算法處理。

3.1 FPGA端軟件設(shè)計(jì)

3.1.1 ADC控制

ADC由FPGA進(jìn)行邏輯控制，能夠?qū)崿F(xiàn)高效、精準(zhǔn)的控制[9]。首先進(jìn)行ADC初始化：復(fù)位芯片、設(shè)置采樣模式；啟動(dòng)ADC轉(zhuǎn)換器；FPGA循環(huán)檢測(cè)忙信號(hào)，判斷是否完成轉(zhuǎn)換，當(dāng)轉(zhuǎn)換完成便關(guān)閉轉(zhuǎn)換信號(hào)，進(jìn)行4通道信號(hào)讀??；讀取數(shù)據(jù)時(shí)依次讀取各通道數(shù)據(jù)，由拉低讀信號(hào)控制時(shí)序，讀信號(hào)連續(xù)拉低4次完成數(shù)據(jù)的讀?。蛔x取完成后由FPGA將數(shù)據(jù)存儲(chǔ)到內(nèi)部的RAM中，之后向DSP發(fā)送中斷信號(hào)，同時(shí)開啟ADC轉(zhuǎn)換信號(hào)，進(jìn)行下一次轉(zhuǎn)換。

連接硬件系統(tǒng)，將AD通道1連接2.5 V電壓，對(duì)應(yīng)數(shù)字量2 000，其它通道接地。利用邏輯分析儀ChipScope對(duì)AD采集硬件在線仿真的時(shí)序圖如圖4所示。

圖4 ADC控制在線仿真時(shí)序圖

3.1.2 USB通信

USB通信由FPGA控制，用于將ADC采集的數(shù)據(jù)傳輸?shù)絇C機(jī)中。系統(tǒng)寫數(shù)據(jù)為主，采用同步Slave FIFO的塊傳輸模式。寫時(shí)序主要由5個(gè)狀態(tài)?？臻e狀態(tài)：ADC一次轉(zhuǎn)換完成時(shí)觸發(fā)寫事件，進(jìn)入狀態(tài)1；狀態(tài)1：根據(jù)FIFOADR指向的地址選擇端點(diǎn)號(hào)后進(jìn)入狀態(tài)2；狀態(tài)2：根據(jù)所選擇端點(diǎn)的FIFO狀態(tài)標(biāo)志位，確定是否將數(shù)據(jù)寫入，若FIFO為滿狀態(tài)，則在該狀態(tài)等待，直至滿狀態(tài)無效時(shí)進(jìn)入狀態(tài)3；狀態(tài)3：保持寫信號(hào)SLWR有效，將待寫入數(shù)據(jù)送入數(shù)據(jù)線上，持續(xù)一個(gè)IFCLK時(shí)鐘后進(jìn)入狀態(tài)4；狀態(tài)4：若繼續(xù)寫入數(shù)據(jù)則進(jìn)入狀態(tài)2，否則寫入完成并進(jìn)入空閑狀態(tài)。

將ADC采集數(shù)據(jù)CH1通道數(shù)據(jù)寫入U(xiǎn)SB中，利用ChipScope對(duì)USB2.0通信在線仿真的時(shí)序圖如圖5所示。

圖5 USB2.0通信在線仿真時(shí)序圖

3.1.3 EMIFA通信

FPGA端將傳遞的數(shù)據(jù)準(zhǔn)備好后，通過I/O端口向C6748發(fā)出中斷請(qǐng)求，通知C6748讀取數(shù)據(jù)。C6748在中斷服務(wù)函數(shù)中讀取數(shù)據(jù)，當(dāng)C6748讀數(shù)據(jù)時(shí)，拉低片選EMA_CS2、讀使能EMA_OE，拉高寫使能EMA_WE；信號(hào)在操作地址時(shí)由DSP內(nèi)部邏輯自動(dòng)完成。FPGA通過檢測(cè)片選、讀使能、寫使能三個(gè)信號(hào)判斷DSP的讀請(qǐng)求，檢測(cè)到讀請(qǐng)求時(shí)，將相應(yīng)地址的數(shù)據(jù)送至數(shù)據(jù)總線[6]。

將C6748程序下載到FLASH中，保證DSP正常工作，利用ChipScope對(duì)FPGA與C6748通信過程在線仿真的時(shí)序圖如圖6所示。

圖6 EMIFA通信在線仿真時(shí)序圖

3.2 DSP端軟件設(shè)計(jì)

C6748上電后，由FPGA控制其復(fù)位，之后進(jìn)行系統(tǒng)初始化。DSP初始化主要包括：PLL初始化,DDR2初始化,FLASH初始化,I/O初始化,EMIFA初始化,中斷初始化,PSC模塊管理初始化。當(dāng)FPGA準(zhǔn)備好一次傳輸?shù)臄?shù)據(jù)時(shí)發(fā)出一個(gè)脈沖信號(hào)，C6748的I/O0[14]管腳中斷設(shè)置為上升沿觸發(fā)。當(dāng)檢測(cè)到上升沿時(shí)觸發(fā)I/O中斷，C6748內(nèi)部的EDMA3控制器檢測(cè)到GPIO中斷事件，觸發(fā)EDMA3傳輸中斷，將數(shù)據(jù)快速轉(zhuǎn)移到C6748的DDR2存儲(chǔ)器中。在傳輸過程中，設(shè)置一個(gè)計(jì)數(shù)器，在每次存儲(chǔ)數(shù)據(jù)時(shí)累加，將存儲(chǔ)深度設(shè)為1 024，當(dāng)存儲(chǔ)的數(shù)據(jù)量達(dá)到系統(tǒng)預(yù)設(shè)長度時(shí)，關(guān)閉I/O外部中斷、停止數(shù)據(jù)存儲(chǔ)，由CPU進(jìn)行數(shù)據(jù)處理，完成時(shí)延估計(jì)與定位解算，系統(tǒng)的程序流程如圖7所示。

圖7 系統(tǒng)軟件流程

4 系統(tǒng)測(cè)試

為了驗(yàn)證系統(tǒng)的準(zhǔn)確性，進(jìn)行了實(shí)際采集測(cè)試，系統(tǒng)聲傳感器采用全方位、副相一致性好的光纖聲傳感器MKM—1150。聲傳感器頻率響應(yīng)范圍為10～14 kHz，靈敏度為100 mV/Pa。陣列為間距1m的4元十字陣，將傳感器置于十字臂前端。信息采集的對(duì)象為人的聲音，硬件系統(tǒng)采樣率設(shè)置為100 kHz，在離線數(shù)據(jù)采集中通過USB將數(shù)據(jù)傳送至PC保存，利用Matlab截取1 024個(gè)采樣點(diǎn)進(jìn)行繪制得到采集的4路聲音信號(hào)如圖8所示。

圖8 4路聲音信號(hào)波形圖

5 結(jié) 論

本文完成了基于DSP與FPGA硬件架構(gòu)的被動(dòng)聲探測(cè)實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)，實(shí)現(xiàn)了實(shí)時(shí)數(shù)據(jù)采集、離線數(shù)據(jù)存儲(chǔ)。數(shù)據(jù)采集與數(shù)據(jù)處理分別由不同處理器執(zhí)行，提高了系統(tǒng)的響應(yīng)速度與處理性能，能夠滿足探測(cè)系統(tǒng)的實(shí)時(shí)性要求。系統(tǒng)結(jié)構(gòu)緊湊、低功耗、實(shí)時(shí)性強(qiáng)。經(jīng)過測(cè)試ADC采樣率為100 kSPS情況下，USB2.0離線數(shù)據(jù)采集速率測(cè)試達(dá)31.14 MB/s，滿足需求；EMIFA接口通信中速率可達(dá)46.96 MB/s。系統(tǒng)為被動(dòng)聲探測(cè)技術(shù)的研究和算法驗(yàn)證提供了良好的實(shí)驗(yàn)平臺(tái)方案，具有很高的實(shí)際應(yīng)用價(jià)值。

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Design of real-time data acquisition system for passive acoustic detection based on DSP and FPGA

SUN Chang-jun, LI Li-jing, ZHENG Shuai, SONG Shu-wen

(School of Instrument Science and Opto-electronics Engineering,Beihang University,Beijing 100191,China)

In order to provide experimental verification platform for passive acoustic detection technology research,a system scheme for real-time data acquisition and processing is designed.The system is based on digital signal processor(DSP)and field programmable gate array(FPGA).FPGA controls the anolog digital converter(ADC)collecting data and transferring data to PC through USB 2.0 circuit for early off-line verification; FPGA transfers the collected data to DSP though external memory interface(EMIF)for real-time processing.Experiment shows that the system realizes the real-time data acquisition,off-line data storage in the passive acoustic detection system.The data acquisition and data processing are carried out by different processors which can improve response speed and processing performance of the system and satisfy the real-time requirement of the system.

passive acoustic detection; data acquisition; digital signal processor(DSP); field programmable gate array(FPGA)

2016—06—24

10.13873/J.1000—9787(2017)06—0105—03

TN 912.11

A

1000—9787(2017)06—0105—03

孫昌君(1990-)，男，碩士研究生,研究方向?yàn)樘綔y(cè)制導(dǎo)與控制,E-mail:changjun_sun@163.com。