胡 江，任尚坤，劉 威

(南昌航空大學(xué) 測(cè)試與光電工程學(xué)院，江西 南昌 330063)

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基于FPGA的交流電磁場(chǎng)檢測(cè)儀的激勵(lì)源設(shè)計(jì)*

胡 江，任尚坤，劉 威

(南昌航空大學(xué) 測(cè)試與光電工程學(xué)院，江西 南昌 330063)

交流電磁場(chǎng)檢測(cè)技術(shù)(簡(jiǎn)稱ACFM)是一種基于電磁感應(yīng)原理的新型無(wú)損檢測(cè)技術(shù)，對(duì)于檢測(cè)導(dǎo)電工件表面及近表面的裂紋具有獨(dú)特優(yōu)勢(shì)?；贔PGA (現(xiàn)場(chǎng)可編程門陣列)開發(fā)平臺(tái)設(shè)計(jì)激勵(lì)源模塊，將激勵(lì)源的控制電路集成到FPGA中，減少儀器的外圍電路，降低功耗。所設(shè)計(jì)的激勵(lì)源模塊可以通過(guò)按鍵控制頻率的變化，適應(yīng)不同的被測(cè)工件，對(duì)于交流電磁場(chǎng)的檢測(cè)具有較高應(yīng)用價(jià)值。FPGA引腳豐富、存儲(chǔ)方便，適合儀器的現(xiàn)場(chǎng)實(shí)時(shí)檢測(cè)及高空操作。根據(jù)檢測(cè)需要選擇激勵(lì)源的波形，設(shè)計(jì)符合特種設(shè)備檢測(cè)要求的激勵(lì)源波形。

無(wú)損檢測(cè)；交流電磁場(chǎng)檢測(cè)；激勵(lì)源；FPGA

0 引言

交流電磁場(chǎng)檢測(cè)(Alternating Current Field Measurement，ACFM)是一種基于電磁感應(yīng)原理的主動(dòng)式電磁無(wú)損檢測(cè)技術(shù)，對(duì)導(dǎo)電工件表面及近表面裂紋的檢測(cè)具有獨(dú)特的優(yōu)勢(shì)[1]。交流電磁場(chǎng)檢測(cè)需要在被測(cè)工件表面感應(yīng)出交變電流，當(dāng)不存在缺陷時(shí)，感應(yīng)電流均勻分布；存在缺陷時(shí)，缺陷對(duì)感應(yīng)電流產(chǎn)生擾動(dòng)，通過(guò)提取感應(yīng)電流產(chǎn)生磁場(chǎng)的變化來(lái)確定缺陷的長(zhǎng)度及深度等信息[2]。交流電磁場(chǎng)檢測(cè)具有非接觸、檢測(cè)速度快、提離效應(yīng)影響小、檢測(cè)靈敏度高、可實(shí)現(xiàn)定量檢測(cè)等特點(diǎn)[3]，可廣泛應(yīng)用于航空航天、石油化工、鐵路交通和壓力容器等行業(yè)，具有廣闊的應(yīng)用前景[4]。目前市場(chǎng)上的信號(hào)源模塊頻率變化范圍小，ACFM檢測(cè)中激勵(lì)頻率對(duì)不同深度裂紋的敏感性不同[5]，普通激勵(lì)源模塊的頻率控制繁瑣，很難滿足交流電磁場(chǎng)檢測(cè)的應(yīng)用需求。

現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)是近年來(lái)新型的高集成度數(shù)字器件，受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎，可以滿足大多數(shù)專用檢測(cè)系統(tǒng)的設(shè)計(jì)[6]。本文以FPGA為開發(fā)平臺(tái)設(shè)計(jì)頻率可調(diào)的激勵(lì)源模塊，激勵(lì)源由直接數(shù)字頻率實(shí)現(xiàn)，合成頻率適用于不同的被測(cè)材料，既可以滿足交流電磁場(chǎng)檢測(cè)系統(tǒng)的需求，又可以降低該系統(tǒng)的功耗和成本。并且FPGA的引腳豐富、存儲(chǔ)區(qū)大，特別適合現(xiàn)場(chǎng)的實(shí)時(shí)檢測(cè)系統(tǒng)，方便檢測(cè)儀器的野外和高空操作。波形存儲(chǔ)表可以選擇正弦波、三角波、方波及鋸齒波等波形，滿足主動(dòng)式檢測(cè)儀器對(duì)激勵(lì)源的需求。

1 直接數(shù)字頻率合成原理

DDS或DDFS(Direct Digital Frequency Systhesis)即直接數(shù)字頻率合成，原理是將信號(hào)的完整周期預(yù)先做歸一化處理，采樣足夠的點(diǎn)數(shù)存儲(chǔ)，需要輸出時(shí)通過(guò)時(shí)鐘頻率查找存儲(chǔ)表地址對(duì)應(yīng)的幅值輸出給高速DA轉(zhuǎn)換器，由低通濾波器輸出模擬信號(hào)[7]。典型的DDS原理如圖1所示。波形存儲(chǔ)表可以設(shè)置為正弦波、方波、三角波等波形[8]。

圖1 DDS原理圖

假設(shè)正弦波信號(hào)的一個(gè)周期以2N次采樣存儲(chǔ)，fclk為時(shí)鐘頻率，fo為合成頻率，To為合成信號(hào)周期。并且假設(shè)累加器位數(shù)與地址位數(shù)相同，則控制合成頻率有全采樣和頻率控制字采樣兩種方法。

1.1 全采樣

時(shí)鐘頻率查找波形存儲(chǔ)表的每一個(gè)地址，輸出地址對(duì)應(yīng)的幅值。則合成激勵(lì)源的一個(gè)完整周期需要2N次查表，合成頻率與時(shí)鐘頻率的關(guān)系如式(1)：

(1)

式中:fo為合成頻率，To為合成信號(hào)周期，fclk為時(shí)鐘頻率，2N為采樣次數(shù)。由式(1)可知所有采樣點(diǎn)都經(jīng)過(guò)查找輸出幅值時(shí)，通過(guò)改變時(shí)鐘頻率fclk即可合成不同頻率的信號(hào)。

1.2 頻率控制字采樣

在采樣時(shí)鐘頻率一定時(shí)，已知波形存儲(chǔ)表的長(zhǎng)度不變，通過(guò)控制每次累加頻率控制字的大小，改變查找表的次數(shù)，合成不同頻率的信號(hào)。

(2)

將式(2)分子分母同時(shí)乘以2M可得：

(3)

根據(jù)耐奎斯特定律可知，合成頻率至少需要兩次時(shí)鐘頻率的采樣，則N-M≥1。由于M≤N-1，可知合成頻率的最大值為時(shí)鐘頻率的一半：

(4)

對(duì)于一個(gè)N位的累加器，其合成頻率的范圍如下：

(5)

但是設(shè)計(jì)的累加器位數(shù)與地址位數(shù)一致后，當(dāng)頻率控制字的值大于1時(shí)，每次周期采樣都會(huì)丟失一部分波形存儲(chǔ)表地址。如表1所示，當(dāng)以1為頻率控制字累加步進(jìn)時(shí)，每次相位累加后的結(jié)果與地址對(duì)應(yīng)；當(dāng)以2為頻率控制字累加步進(jìn)時(shí)，一個(gè)周期的合成只能查找一半的頻率地址，另外一半的地址信息丟失。并且隨著頻率控制字的值增加，合成信號(hào)的每個(gè)周期采樣點(diǎn)數(shù)越來(lái)越少。

表1 合成頻率采樣表

為了避免將查表的地址信息丟失，在電路設(shè)計(jì)中通常增加累加器的位數(shù)，累加器在功能上可以劃分為地址寄存器和相位寄存器，如表2所示，在累加器的低位中增加相位寄存器。當(dāng)頻率控制字的值以小于等于相位寄存器的最大值進(jìn)行累加時(shí)，都會(huì)首先向地址寄存器的最低位進(jìn)一，進(jìn)位后的相位寄存器清零，地址寄存器的值發(fā)生變化，這樣就會(huì)使地址寄存器的輸出與存儲(chǔ)表的地址一一對(duì)應(yīng)，存儲(chǔ)表的地址信息全被查找。

表2 相位累加器功能表

2 信號(hào)源的Verilog HDL編程

Verilog HDL是硬件描述語(yǔ)言的一種[9]，設(shè)計(jì)者需要掌握具體物理電路模型，編寫設(shè)計(jì)文件，然后使用EDA工具進(jìn)行仿真驗(yàn)證，使用自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表，最后經(jīng)過(guò)布局布線生成電路。由上述內(nèi)容可知，DDS系統(tǒng)需要設(shè)計(jì)相位累加器、頻率寄存器、波形存儲(chǔ)表及查表。為了方便控制頻率控制字的變化，本文設(shè)計(jì)了獨(dú)立按鍵來(lái)調(diào)節(jié)頻率控制字。

2.1 相位累加器的設(shè)計(jì)

累加器功能上是由高8位地址寄存器和低8位相位寄存器組成，頻率控制字通過(guò)頻率寄存器實(shí)現(xiàn)，所以在FPGA中需要設(shè)計(jì)一個(gè)16位累加器和8位wire型頻率寄存器。累加器Verilog代碼如下：

reg [15:0] fre_cnt;

wire [7:0] fre_word;

always @(posedge clk or negedge rst_n)

begin

if(!rst_n)

fre_cnt <= 16′h0;

else

fre_cnt <= fre_cnt+fre_word;

end

assign addr = fre_cnt[15:8];

2.2 波形存儲(chǔ)表的生成

由于DA轉(zhuǎn)換芯片為8位，故波形存儲(chǔ)表的幅值位寬為8位，地址深度為256。波形存儲(chǔ)表采用QUARTUSⅡ的波形數(shù)據(jù)生成器Mif Maker來(lái)生成。累加器的高8位輸出與波形存儲(chǔ)一一對(duì)應(yīng)。正弦存儲(chǔ)表如下所示：

DEPTH = 256;

WIDTH = 8;

ADDRESS_RADIX = HEX;

DATA_RADIX = HEX;

CONTENT

BEGIN

圖2 激勵(lì)源的RTL視圖

0000 : 0064;

0001 : 0066;

0002 : 0069;

0003 : 006B;

……

波形存儲(chǔ)表生成以后需要導(dǎo)入FPGA的存儲(chǔ)區(qū)，在FPGA中配置對(duì)應(yīng)的波形存儲(chǔ)塊，與波形生成器文件的深度和位寬保持一致。建立方法如下：

(1)在Tools工具欄下選擇Mega Wizard創(chuàng)建新宏單元；

(2)在Memory Compiler目錄下選擇ROM，對(duì)其進(jìn)行設(shè)置器件型號(hào)、位寬、深度相關(guān)參數(shù)；

(3)添加生成的波形存儲(chǔ)表。

2.3 FPGA查表的設(shè)計(jì)

在上述第二步的基礎(chǔ)上，將波形存儲(chǔ)表導(dǎo)入FPGA的ROM存儲(chǔ)塊后，還需要例化ROM存儲(chǔ)塊，讀取波形存儲(chǔ)表的DA轉(zhuǎn)換數(shù)據(jù)。其例化程序如下：

dacwave dacwave_inst (.address (addr),.clock (clk),.q (dac_data));

2.4 按鍵電路的設(shè)計(jì)

通過(guò)獨(dú)立按鍵控制DDS的輸出頻率，其中sb3將頻率控制字設(shè)為最小值1，sb4將頻率控制字設(shè)為FF。代碼如下：

always @(posedge clk or negedge rst_n)

圖3 DA轉(zhuǎn)換電路原理圖

if(!rst_n)

fre_word_n <= 8′h1;

else

begin

if(fre_word_ctrl[0]) fre_word_n <= fre_word_n+1′b1;

if(fre_word_ctrl[1]) fre_word_n <= fre_word_n-1′b1;

if(fre_word_ctrl[2]) fre_word_n <= 8′b1;

if(fre_word_ctrl[3]) fre_word_n <= 8′b1111_1111;

end

assign fre_word=fre_word_n;

2.5 DDS模塊的RTL視圖

RTL級(jí)(Register-Transfer-Level)是實(shí)際電路的行為級(jí)描述，描述數(shù)據(jù)在寄存器之間的流動(dòng)模型。通過(guò)RTL視圖可以直觀地了解設(shè)計(jì)的實(shí)際電路。基于FPGA的激勵(lì)源RTL視圖如圖2所示。

3 外圍電路的設(shè)計(jì)

基于FPGA的激勵(lì)源模塊主要有時(shí)鐘電路、DA轉(zhuǎn)換及4輸入按鍵電路。輸入端口包括時(shí)鐘輸入端口、復(fù)位端口、獨(dú)立按鍵端口、DAC時(shí)鐘輸出端口及DAC數(shù)據(jù)輸出端口。本次設(shè)計(jì)采用40 MHz晶振，AD9708進(jìn)行DA轉(zhuǎn)換。AD9708是電流輸出型DA轉(zhuǎn)換器，8位低功耗數(shù)模轉(zhuǎn)換器，最高支持125 MSPS的更新速率。內(nèi)置一個(gè)1.2 V片內(nèi)基準(zhǔn)電壓源和基準(zhǔn)電壓控制放大器，只需要單個(gè)電阻即可設(shè)置滿量程輸出電流。電流輸出可以直接連至一個(gè)輸出電阻，以提供兩路互補(bǔ)的單端電壓輸出。具體的電路設(shè)計(jì)如圖3所示，注意將模擬地和數(shù)字地通過(guò)0 Ω的電阻進(jìn)行連接。

根據(jù)AD9708的數(shù)據(jù)手冊(cè)可得DA轉(zhuǎn)換器的滿量程輸出電流可以通過(guò)REFIO與REFLO設(shè)置，REFLO連接至地時(shí)，使用內(nèi)部參考電壓1.2 V，Ioutfs如式(6)所示，電流輸出如式(7)所示，電壓輸出如式(8)所示。

(6)

(7)

VoutA=IoutA×R3

(8)

上式中Ioutfs為滿量程輸出電流，VREFIO為內(nèi)部參考電壓，RSET為設(shè)置的電阻值，IoutA為輸出電流，VoutA為輸出電壓。電流輸出型DA轉(zhuǎn)換器通常需要外接電流-電壓轉(zhuǎn)換電路來(lái)輸出電壓，一種是直接將電流輸出端接負(fù)載，另外一種是接運(yùn)算放大器來(lái)輸出電壓。DA轉(zhuǎn)換器的輸出阻抗比較大，所以通常采用運(yùn)算放大器來(lái)輸出電壓。由于交流電磁場(chǎng)的激勵(lì)線圈需要的電壓和電流較大，因此還需要接功率放大器來(lái)提高驅(qū)動(dòng)能力[10]。

4 激勵(lì)源模塊功能驗(yàn)證

在FPGA中設(shè)計(jì)好激勵(lì)源模塊后，將高速DA轉(zhuǎn)換芯片的輸出接到示波器上，F(xiàn)PGA上電后，通過(guò)獨(dú)立按鍵可以調(diào)節(jié)合成信號(hào)源的頻率，頻率值可以在610 Hz～156 kHz之間變化，頻率控制字每增加1，激勵(lì)源頻率增加610 Hz。圖4為頻率控制字為1時(shí)合成正弦波信號(hào)，頻率為610 Hz。

圖4 頻率控制字為1時(shí)的正弦信號(hào)圖

5 結(jié)論

本文實(shí)現(xiàn)了交流電磁場(chǎng)檢測(cè)儀的激勵(lì)源設(shè)計(jì)，對(duì)于不同的被測(cè)工件可以通過(guò)獨(dú)立按鍵控制激勵(lì)源的頻率。激勵(lì)源的波形可以通過(guò)存儲(chǔ)表來(lái)改變，形成多樣化的信號(hào)源。

激勵(lì)源控制電路集成到FPGA芯片中，提高了設(shè)計(jì)靈活性，降低了開發(fā)成本及功耗。激勵(lì)源的模塊化設(shè)計(jì)可以方便地移植到其他檢測(cè)系統(tǒng)，具有廣泛的應(yīng)用前景。

[1] 林天華,任尚坤,任吉林,等.交流電磁場(chǎng)檢測(cè)技術(shù)應(yīng)用于金屬材料的仿真分析[J].無(wú)損探傷, 2009,33(2):1-4.

[2] 李兵.交流場(chǎng)檢測(cè)儀器的研制及試驗(yàn)研究[D].南昌:南昌航空大學(xué),2013.

[3] 楊理踐,曹鴻威,高松巍.基于交變電磁場(chǎng)的鋼板表面裂紋檢測(cè)方法[J].儀表技術(shù)與傳感器,2015(10):107-110.

[4] Ren Shangkun,Zhu Zhibin, Lin Tianhua, et al. Design for the ACFM sensor and the signal processing based on wavelet de-noise[C]. International Congress on Image and Signal Processing.IEEE,2009:1-4.

[5] 吳江,周志雄,賈登,等.交流電磁場(chǎng)檢測(cè)激勵(lì)頻率的有限元模擬優(yōu)化[J].無(wú)損檢測(cè),2016,38(7):1-5.

[6] 潘志浪.基于FPGA的DDS信號(hào)源的設(shè)計(jì)[D].武漢:武漢理工大學(xué),2007.

[7] 付揚(yáng).基于FPGA的信號(hào)源設(shè)計(jì)[J].工礦自動(dòng)化,2016,42(7):59-62.

[8] 劉杰,何為,楊帆.基于DDS技術(shù)的可調(diào)頻調(diào)幅激勵(lì)源的設(shè)計(jì)[J].電力自動(dòng)化設(shè)備,2012,32(11):146-149.

[9] 王媛媛.基于FPGA的數(shù)字秒表設(shè)計(jì)與實(shí)現(xiàn)[J].微型機(jī)與應(yīng)用,2014,33(5):26-29.

[10] 夏東升,馬宏忠,王行行,等. 基于DAC擬合輸出的可編程交流電源設(shè)計(jì)[J].電子應(yīng)用技術(shù),2016,42(2):125-128.

Excitation sources design of alternating current field detector based on FPGA

Hu Jiang, Ren Shangkun, Liu Wei

(School of Measuring and Optical Engineering, Nanchang Hangkong University, Nanchang 330063, China)

Alternating current field measurement (ACFM for short) is a novel nondestructive testing technology based on the principle of electromagnetic induction, which has special advantage in detecting surface and near-surface cracks. Based on development platform of FPGA, the control circuit is integrated into FPGA for designing module, which can decrease peripheral circuit of the instrument and reduce power consumption. The change of excitation frequency can be controlled by button to adapt different detective component for designing excitation sources module, which has a higher application value on ACFM. FPGA has rich pin and easy storage, and is suitable for field real-time detection and high-altitude operation. According to the selective waveform of excitation sources module, excitation sources waveform which meet the requirements of special equipment inspection can be designed.

nondestructive; alternating current field measurement; excitation sources; FPGA

國(guó)家自然科學(xué)基金(51065024)

TM930.2

A

10.19358/j.issn.1674- 7720.2017.11.008

胡江，任尚坤，劉威.基于FPGA的交流電磁場(chǎng)檢測(cè)儀的激勵(lì)源設(shè)計(jì)[J].微型機(jī)與應(yīng)用，2017,36(11)：27-30.

2017-01-10)

胡江(1993-)，男，碩士研究生，主要研究方向：電磁無(wú)損檢測(cè)與儀器。

任尚坤(1963-)，通信作者，男，博士，教授，主要研究方向：電磁無(wú)損檢測(cè)、微分磁導(dǎo)率等。E-mail：renshangkun@yeah.net。

劉威(1993-)，男，碩士研究生，主要研究方向：微分磁導(dǎo)率。