肖培磊，胡小琴，劉建成

（1. 中國電子科技集團第58研究所，江蘇 無錫 214035；2. 中國原子能科學研究院（401所），北京 102413）

研究與試制

一種應用于EEPROM讀出放大器的設計

肖培磊1，胡小琴1，劉建成2

（1. 中國電子科技集團第58研究所，江蘇 無錫 214035；2. 中國原子能科學研究院（401所），北京 102413）

讀出放大器是電可擦除非易失性存儲器（EEPROM）中的關鍵模塊，其讀取速度決定了EEPROM的操作頻率。基于國內(nèi)先進的0.18 μm工藝，對EEPROM放大器的基準電流源和比較器進行了分別設計，測試結(jié)果顯示讀出放大器的響應時間小于70 ns，可滿足10 MHz的EEPROM存取速度的要求。

讀出放大器；存儲器；EEPROM；響應速度；操作頻率；比較器

非揮發(fā)存儲器EEPROM IP核廣泛應用于可改寫、易使用的數(shù)據(jù)存儲領域，如智能卡、非接觸卡、移動通訊和微控制器等。這些產(chǎn)品都要求EEPROM具有讀出數(shù)據(jù)快速、穩(wěn)定及功耗低等特性[1]。EEPROM數(shù)據(jù)讀取時間由地址輸入到數(shù)據(jù)輸出的關鍵路徑?jīng)Q定[2]，包括地址緩沖、譯碼器、存儲單元、讀出放大器和輸出緩沖器；并且存儲容量越大，速度越慢。其中讀出放大器是提高速度的關鍵模塊。

本文基于國內(nèi)先進0.18 μm EEPROM CMOS工藝，設計了一款高性能讀出放大器，并成功地應用于一款EEPROM芯片中。

1 讀出放大器電路結(jié)構(gòu)

讀出放大器由兩部分組成：基準電流源和電流比較器。對于每個字節(jié)8位的數(shù)據(jù)并行輸入輸出的EEPROM，需要8個讀出放大器。在電路設計中，設計為8個比較器共用一個基準電流源，既節(jié)省芯片面積，又降低芯片功耗。

1.1 參考電流源

基準源有帶隙基準（BGR）、BMR等多種結(jié)構(gòu)，其中以BGR結(jié)構(gòu)的基準源最為常見。電路中采用了圖1所示的電流基準源，并沒有采用帶隙基準電路中的PATA電流的原因：(1) BGR電路需要一定的啟動時間，不能滿足快速讀操作的需求；設計為芯片上電后即啟動，增大了額外的靜態(tài)功耗；(2) BGR中的PATA電流與EE單元讀出電流相對獨立，兩個電流的電壓和溫度特性不一致。

圖1采用電阻負反饋的共源放大器作電流產(chǎn)生源，并用反相器代替放大器，簡化了電路；通過調(diào)節(jié)電阻值和反相器的翻轉(zhuǎn)點來唯一確定電流值，電流值的大小設計為被編程存儲單元電流的一半。使能端CE1控制基準源的開關，幾乎沒有靜態(tài)功耗。由于存儲單元的讀出電流隨電壓和溫度的變化而波動較小，該種結(jié)構(gòu)的參考電流可滿足精度要求。

圖1 參考電流源Fig.1 Reference current source

1.2 電流比較器

電流比較器設計為雙端輸入、雙端輸出的全差分結(jié)構(gòu)，如圖2所示。兩個輸入端Vn、Vp分別連接著參考電流源Iref和EE單元，三個使能端CE0、CE1、CEB，一個偏置電壓輸入端Vb0，差分輸出端口Von、Vop。其工作原理為：CE0=1、CEB=0時，電路處于非讀狀態(tài)，此時 Vb0=0，電路沒有靜態(tài)功耗。當CE0=0、CEB=1時，電路處于讀出狀態(tài)；CEB=1為比較器電路提供電流沉；Vb0提供2.1 V左右的偏壓；Vn外接參考電流Iref，Vp外接存儲單元電流，當兩個電流不相等時，Von、Vop差分信號輸出。

1.3 優(yōu)化設計

為了將差分輸出信號轉(zhuǎn)換為單端信號，增加一組推挽輸出的源隨器和緩沖器。此外，還要考慮寄生電容的影響。在大規(guī)模EEPROM芯片中，與位線相連的金屬導線和大量的 EE單元產(chǎn)生較大的寄生電容，導致Vp端充電時間延長，從而制約了放大器的響應時間；嚴重時，會使存儲數(shù)據(jù)發(fā)生誤讀（Vp端寄生電容的充電電流誤認為EE單元導通電流）。對此，需在Vop端增加上拉電路，同時為了避免上拉過充現(xiàn)象，還需設計限壓支路。完善后的比較器電路如圖2所示，包括偏置電路、電流比較器、上拉電路、限壓電路及輸出緩沖電路。

圖2 電流比較器整體電路Fig.2 Current comparator circuit

目前，除了增大上拉N管的寬長比之外，讀出放大器的響應時間似乎沒有明顯縮短。在參考文獻中[3-4]均采用了正反饋電路來提高響應速度，在本次電路設計中也巧妙地引入了正反饋技術(shù)。如圖2所示，Vp端信號被引入到偏置電路中。當Vp端被較大的寄生電容拉低時，偏壓Vb1、Vb0升高，上拉N管的柵壓升高，從而提供更大的充電電流，使Vp端快速升高穩(wěn)定。當Vp端被拉高后，偏壓Vb1、Vb0降低，相應地充電電流降了下來。此外，在推挽輸出級Vb0的降低加速了Vo跟隨Vop，提高了響應速度。

2 仿真與分析

基于國內(nèi)先進的0.18 μm EEPROM CMOS工藝，對上述快速讀出放大器電路采用Cadence Spectre軟件進行電路仿真。(1)靈敏度仿真：放大器的Vn接固定電流Iref=50 mA，對Vp端口電流進行三溫直流掃描，結(jié)果如圖3所示。從仿真結(jié)果可知，當兩端電流差值大于6 mA時，放大器將迅速響應。較大的響應空間，不僅提高了放大器的響應速度，同時延長了EE單元的擦寫壽命（因為隨著EE單元的擦寫次數(shù)增加，閾值窗口逐漸變小[5]，被編程與被擦除EE單元電流逐漸靠近參考電流，容易導致誤讀）。(2)充電能力仿真：前面已提到Vp連接至EEPROM陣列的位線上，在Vp端加12 pF的等效負載電容，進行讀1模擬仿真。仿真結(jié)果如圖4所示，由于寄生電容的存在，在放大器開始工作后假讀為0，而該電路設計有正反饋的充電支路，12 ns后充電完成讀出正確數(shù)據(jù)。

圖3 放大器靈敏度仿真1Fig.3 Sensitivity simulation of amplifier1

圖4 放大器靈敏度仿真2Fig.4 Sensitivity simulation of amplifier2

3 測試

將放大器的Vp端引出作為測試端，可真實地反應讀出放大器的工作環(huán)境，通過NI測試系統(tǒng)和示波器，在1兆位的EEPROM芯片中，對Vp端口進行讀“0”和讀“1”測試。圖5和圖6分別是讀出放大器在讀“0”和讀“1”時，Vp端口電壓的測試波形。從測試結(jié)果可得，Vp端口充電完成所需時間70 ns左右?？紤]到測試探頭電容對信號的影響，整個響應時間應該小于70 ns。

4 結(jié)論

本文提出了一種快速讀出放大器的設計結(jié)構(gòu)，使能端口控制其幾乎沒有靜態(tài)電流，反饋結(jié)構(gòu)使其在較低的動態(tài)功耗下能快速響應。最終應用于一款1兆位EEPROM芯片中；基于國內(nèi)0.18 mm EEPROM工藝流片，測試結(jié)果表明讀出放大器的響應時間在70 ns內(nèi)，滿足EEPROM芯片10 MHz的工作頻率需求。

圖5 讀“0”時位線電壓波形Fig.5 Read“0” bit-line's voltage wave

圖6 讀“1”時位線電壓波形Fig.6 Read“1” bit-line's voltage wave

[1] 徐飛, 賀祥慶, 張莉. 一種40 ns 16 kB EEPROM的設計與實現(xiàn) [J].微電子學, 2005, 35(2): 133-136.

[2] SASAKI K. A 7 ns 1MB CMOS SRAM with current sense amplifier [C]// ISSCC. NY, USA: IEEE, 1992: 208-209.

[3] TAKEDA K. A 16 MB 400 MHz loadless CMOS four-transistor SRAM macro [J]. IEE J Solid State Circuits, 2000, 35(11): 18.

[4] CAPPELLETTI P, GOLLA C, OLIVO P, et al. Flash memories [M]. London: Kluwer Academic Publishers, 1999.

[5] 于總光, 郝躍. 電可改寫非揮發(fā)存儲器 [M]. 北京: 國防工業(yè)出版社, 2002.

（編輯：曾革）

Design of EEPROM’s sense amplifier

XIAO Peilei1, HU Xiaoqin1, LIU Jiancheng2
(1. China Electronics Technology Group Corporation No.58th, Wuxi 214035, Jiangsu Province, China; 2. China Institute of Atomic Energy, Beijing 102413, China)

The sense amplifier is the key module of EEPROM (Electrically Erasable Programmable Read-Only Memory) and it's response speed directly determines the EEPROM's operating frequency. Based on domestic advanced 0.18 μm EEPROM process, the amplifier's refer current source and comparator were respectively designed in this paper. The testing results show that the response time of the sense amplifier is less than 70 ns, and completely satisfies 10 MHz -EEPROM frequency requirement.

sense amplifier; memory; EEPROM; response speed; operating frequency; comparator

10.14106/j.cnki.1001-2028.2017.09.007

TN304

A

1001-2028（2017）09-0030-03

2017-07-16

肖培磊

肖培磊（1983－），男，山東泰安人，工程師，主要從事ADC、DC-DC電源開發(fā)與應用研究，E-mail: xiaoplcetc58@163.com ；胡小琴（1985－），女，安徽池州人，工程師，主要從事反熔絲存儲器的研究，E-mail: kokojoan@163.com 。

時間：2017-08-28 11:09

http://kns.cnki.net/kcms/detail/51.1241.TN.20170828.1109.008.html