李衛(wèi)勝 周健 王瀚宸 汪樹(shù)賢 于志浩 黎松林 施毅 王欣然

(南京大學(xué)電子科學(xué)與工程學(xué)院,固體微結(jié)構(gòu)國(guó)家重點(diǎn)實(shí)驗(yàn)室,人工微結(jié)構(gòu)科學(xué)與技術(shù)協(xié)同創(chuàng)新中心,南京 210093)

二維半導(dǎo)體過(guò)渡金屬硫化物的邏輯集成器件?

李衛(wèi)勝 周健 王瀚宸 汪樹(shù)賢 于志浩 黎松林 施毅 王欣然?

(南京大學(xué)電子科學(xué)與工程學(xué)院,固體微結(jié)構(gòu)國(guó)家重點(diǎn)實(shí)驗(yàn)室,人工微結(jié)構(gòu)科學(xué)與技術(shù)協(xié)同創(chuàng)新中心,南京 210093)

(2017年9月11日收到;2017年10月3日收到修改稿)

過(guò)渡金屬硫族化合物,晶體管,遷移率,邏輯集成

1 引 言

過(guò)去五十多年來(lái),摩爾定律作為集成電路產(chǎn)業(yè)發(fā)展的黃金準(zhǔn)則,指導(dǎo)著晶體管幾何尺寸不斷縮小,工藝不斷創(chuàng)新,目前發(fā)展到14—10 nm節(jié)點(diǎn)[1,2].大量新技術(shù)[3]被引入半導(dǎo)體工藝,其中應(yīng)變硅[4,5],高κ柵極電介質(zhì)(κ為相對(duì)介電常數(shù))[6]、金屬柵極[7]、三柵(Fin-FET)結(jié)構(gòu)[8]的引入使得晶體管性能不斷提高,同時(shí)也使器件工藝變得越加復(fù)雜.隨著器件尺寸進(jìn)入亞100 nm尺度,短溝道效應(yīng)帶來(lái)的功耗問(wèn)題使得全球半導(dǎo)體行業(yè)正面臨著前所未有的巨大挑戰(zhàn).為了克服大規(guī)模集成帶來(lái)的功耗問(wèn)題,同時(shí)延續(xù)摩爾定律帶來(lái)的成本優(yōu)勢(shì),以新材料、新結(jié)構(gòu)和新原理為主要特征的后摩爾時(shí)代新器件技術(shù)開(kāi)始受到廣泛的關(guān)注,并成為微納電子科學(xué)的重要前沿.2016年,國(guó)際半導(dǎo)體技術(shù)發(fā)展路線圖升級(jí)為2.0版本(International Roadmap for Semiconductors 2.0,ITRS2.0),對(duì)后摩爾時(shí)代微電子器件技術(shù)發(fā)展路線做了新的定義[9].在ITRS2.0中,將超越-互補(bǔ)性金屬氧化物半導(dǎo)體晶體管(beyond complementary metal oxide semiconductor,Beyond-CMOS)器件列為重點(diǎn)研發(fā)領(lǐng)域,希望通過(guò)探索新的器件工作原理來(lái)實(shí)現(xiàn)超高性能和超低功耗.同時(shí),異質(zhì)集成技術(shù)受到廣泛關(guān)注,一方面利用新材料提高CMOS和存儲(chǔ)器件的性能,另一方面將不同功能的智慧器件與CMOS單片集成,以實(shí)現(xiàn)功能更豐富的集成電路產(chǎn)品.

二維層狀材料是近年來(lái)國(guó)際學(xué)術(shù)界和工業(yè)界關(guān)注的前沿?zé)狳c(diǎn),這類材料層內(nèi)一般由共價(jià)鍵組成,層間靠范德瓦耳斯力結(jié)合,單層厚度一般在1 nm以下.目前已知有500種以上的二維原子晶體[10].該領(lǐng)域的研究熱潮從2004年單層石墨烯的成功剝離開(kāi)始[11],由于其特殊的性質(zhì)與廣泛的應(yīng)用前景,英國(guó)曼徹斯特大學(xué)的兩位科學(xué)家Geim與Novoselov于2010年獲得諾貝爾物理學(xué)獎(jiǎng).石墨烯的超高遷移率對(duì)于微電子器件來(lái)說(shuō)無(wú)疑是一個(gè)巨大的研究動(dòng)力,但是其零帶隙極大地限制了邏輯器件應(yīng)用.盡管研究人員發(fā)展了多種在石墨烯中打開(kāi)帶隙的方法,包括石墨烯納米帶[12]、雙層AB堆垛[13]、氫化/氧化石墨烯[14]等,但都無(wú)法同時(shí)保持高遷移率和高開(kāi)關(guān)比.目前,國(guó)際主流的觀點(diǎn)認(rèn)為石墨烯不適合做數(shù)字邏輯器件,更適合做模擬射頻器件.

近幾年,對(duì)于二維邏輯電子器件的研究逐漸由石墨烯過(guò)渡到二維半導(dǎo)體材料,它們具有非零帶隙,解決了石墨烯的最大瓶頸.其中過(guò)渡金屬硫化物(transition metal dichalcogenides,TMDC)是由過(guò)渡金屬(M)以及硫族元素(X)以MX2為化學(xué)組分形成的層狀三明治結(jié)構(gòu)[15,16],單層厚度小于1 nm,如圖1(a)所示.根據(jù)硫族元素(通常為S,Se,Te)和過(guò)渡金屬元素的不同,存在超過(guò)40種不同的材料[17].表1展示了常見(jiàn)的TMDC及其物理性質(zhì)[18],涵蓋了半導(dǎo)體、金屬、絕緣體、半金屬、超導(dǎo)體等形態(tài)[19].隨著研究的不斷深入,人們還發(fā)現(xiàn)了帶隙隨層數(shù)可調(diào)控[20]、電子輸運(yùn)各向異性[21]、拓?fù)淦娈愋訹22]、電荷密度波[23]等奇異物性,并發(fā)展出能谷電子學(xué)等新概念[24].此外,多種二維材料可以自由組合形成范德瓦耳斯異質(zhì)結(jié),不受傳統(tǒng)半導(dǎo)體外延生長(zhǎng)晶格匹配的限制.目前,科學(xué)家已經(jīng)實(shí)現(xiàn)了基于TMDC范德瓦耳斯異質(zhì)結(jié)的隧穿晶體管、光電二極管、光電探測(cè)器等原型器件[25].由于TMDC的結(jié)構(gòu)和性質(zhì)有望給微電子技術(shù)帶來(lái)新的變革,美國(guó)國(guó)家科學(xué)基金會(huì)、半導(dǎo)體研究聯(lián)盟和歐盟都投入了大量的經(jīng)費(fèi),在材料制備、原型器件與系統(tǒng)集成等方面進(jìn)行深入研究.

在TMDC中,VI族TMDC和硒化物(MoS2,WS2,MoSe2,WSe2)是半導(dǎo)體材料,具有1—2 eV的帶隙、良好的空氣穩(wěn)定性和工藝兼容性,并可以由化學(xué)氣相沉積(chemical vapor deposition,CVD)大面積合成,因此最適合邏輯器件集成(如果沒(méi)有特殊說(shuō)明,下文中的TMDC特指VI族TMDC和硒化物).利用半導(dǎo)體TMDC作為邏輯晶體管的溝道材料,有以下3個(gè)優(yōu)勢(shì).

圖1 (a)TMDC中,典型MX2結(jié)構(gòu)的三維示意圖[26];(b)單層MoS2的能帶結(jié)構(gòu)示意圖[27];(c)單層MoS2的自旋特性[28],在MoS2的能帶結(jié)構(gòu)中,在K和K′(?K)點(diǎn),價(jià)帶的能谷和相反的自旋軌道分裂Fig.1.(a)Three-dimensional schematic representation of a typical MX2structure[26],with the chalcogenide atoms(X)in yellow and the metal atoms(M)in grey.(b)Band structures of monolayer MoS2calculated at the DFT/PBE level[27].The horizontal dashed lines indicate the Fermi level.The arrows indicate the fundamental band gap(direct or indirect)for a given system.The top of valence band(blue/dark gray)and bottom of conduction band(green/light gray)are highlighted.(c)Band structure of MoS2 showing six valleys and opposite spin-orbit splitting of the valence band at the K and K′(?K)points[28].The red and blue surfaces represent spin-orbit-split valence band maxima,each of which is associated with a particular electron spin.The green surfaces represent the conduction band minima or the valleys.

表1 TMDC材料及其性質(zhì)的匯總[18]Table 1.Summary of TMDC material types and their properties[18].

1)其超薄的結(jié)構(gòu)可以將載流子限制在界面1 nm的空間內(nèi),在工藝節(jié)點(diǎn)繼續(xù)縮小的情況下有效抑制晶體管的短溝道效應(yīng),降低器件功耗,有望解決摩爾定律進(jìn)一步向前發(fā)展的最大瓶頸.理論預(yù)測(cè)在極限器件尺寸下,二維晶體管性能將超越硅基器件[29,30].2016年,加州大學(xué)伯克利分校的Ali Javey等在《Science》發(fā)表論文,利用單根碳納米管作為柵極,成功實(shí)現(xiàn)了具有優(yōu)異開(kāi)關(guān)性能、柵長(zhǎng)為1 nm的MoS2場(chǎng)效應(yīng)晶體管(FET),開(kāi)關(guān)比達(dá)到106,亞閾值擺幅為65 mV/dec,證明MoS2可以作為器件尺寸縮小的終極溝道材料(如圖2(a)和(b)所示)[31].

2)表面沒(méi)有化學(xué)懸空鍵,在空氣和工藝環(huán)境下有良好的穩(wěn)定性,可以在極限厚度下仍然保持較高的遷移率.傳統(tǒng)的半導(dǎo)體材料隨著厚度減小到10 nm以下,表面態(tài)顯著增加,不可避免的表面粗糙度會(huì)對(duì)載流子產(chǎn)生強(qiáng)烈的散射,導(dǎo)致遷移率隨厚度的6次方迅速降低.而TMDC即使在單層情況下仍能保持較高的遷移率(如圖3所示[32]),例如單層MoS2室溫下的聲子散射理論遷移率為410 cm2·V?1·s?1[33],WS2,PtSe2材料甚至超過(guò)了1000 cm2·V?1·s?1[34], 遠(yuǎn)高于同等厚度下的硅材料.

3)TMDC器件與目前的硅基微電子技術(shù)具有良好的兼容性.2014年,Chen等[35]報(bào)道了一種與硅基CMOS完全兼容的工藝,將少層MoS2集成到硅基鰭式場(chǎng)效應(yīng)晶體管(Fin-FET)和納米線FET中,形成Si/MoS2復(fù)合溝道.2016年,他們進(jìn)一步報(bào)道了硅基集成的U形MoS2晶體管.利用摻雜的Si作為源/漏,將MoS2自對(duì)準(zhǔn)的生長(zhǎng)在源漏之間形成溝道.10 nm柵長(zhǎng)的MoS2p-MOS器件展現(xiàn)出了優(yōu)異的性能:開(kāi)關(guān)比＞105,Ion＞150μA/μm[36].

圖2 (a)1 nm柵長(zhǎng)MoS2晶體管的結(jié)構(gòu)示意圖和(b)1 nm柵長(zhǎng)MoS2晶體管的轉(zhuǎn)移曲線和輸出曲線[31];(c),(d)硅基集成的10 nm U形MoS2p-MOS晶體管的透射電子顯微鏡表征和轉(zhuǎn)移曲線[36]Fig.2.(a)Schematic of 1D gated,2D semiconductor field-effect transistor(1D2D-FET)with a MoS2channel and single-walled carbon nanotube(SWCNT)gate.(b)ID-VGScharacteristics of a bilayer MoS2channel SWCNT gated FET at VBS=5 V and VDS=50 mV and 1 V.The positive VBSvoltage electrostatically dopes the extension regions n+.And ID-VDScharacteristic for the device at VBS=5 V and varying VGS[31].(c)Transmission electron microscopy picture shows uniform 4 nm MoS2over the S/D side walls and the 10 nm S/D gap.(d)Transfer curve of a 10 nm channel MoS2p-MOSFET with Ion/Ioff＞105[36].

考慮到以上的因素,ITRS對(duì)二維材料在高性能低功耗邏輯器件上有著很好的預(yù)期.例如,單層MoS2器件完全可以滿足2023年ITRS的低功耗邏輯器件目標(biāo):操作電壓不高于0.62 V,柵長(zhǎng)小于8.1 nm,靜態(tài)電流低于100 nA/μm.彈道輸運(yùn)下的MoS2FET時(shí)延可以達(dá)到60 fs,這遠(yuǎn)遠(yuǎn)小于ITRS對(duì)Si基金屬氧化物場(chǎng)效應(yīng)晶體管半導(dǎo)體(MOSFET)的要求,更超過(guò)了ITRS最低的140 fs的要求[32].此外,單層的半導(dǎo)體TMDC中,自旋和能谷是鎖定的,能量簡(jiǎn)并但不等價(jià)的兩個(gè)能谷K和?K有著不同的光選擇定則[28,37],這使得可以使用不同偏振的光(σ+,σ?)激發(fā)不同能谷的載流子,從而實(shí)現(xiàn)對(duì)自旋-能谷的調(diào)控[19,24,38],被認(rèn)為是重要的超越CMOS器件應(yīng)用.

圖3 不同半導(dǎo)體的遷移率能帶關(guān)系圖(上邊框的色標(biāo)呈現(xiàn)了從紫外到紅外的光譜,有邊框色標(biāo)呈現(xiàn)了半導(dǎo)體的不同應(yīng)用)[32]Fig.3.Plot of mobility vs bandgap for various semiconductors.The color scale represents the spectrum from ultraviolet to infrared[32].

盡管早在1963年第一個(gè)MoS2薄膜晶體管誕生時(shí),TMDC的半導(dǎo)體性質(zhì)便已經(jīng)被發(fā)現(xiàn),但其在電子器件中的應(yīng)用一直并未受到重視[39].2004年,WSe2首次被制備成晶體管,其具備較高載流子遷移率以及雙極性的特點(diǎn),但同時(shí)因?yàn)槠浣麕挾纫约肮に嚨南拗?開(kāi)關(guān)比偏低[40].通過(guò)量子輸運(yùn)理論模擬,洛桑聯(lián)邦理工學(xué)院Radisavljevic和Kis[6]將單層MoS2雙柵器件與3 nm厚體硅器件進(jìn)行對(duì)比,發(fā)現(xiàn)前者漏致勢(shì)壘降低效應(yīng)下降52%,亞閾值擺幅降低13%,并且能夠滿足ITRS提出的關(guān)于邏輯器件在2023年性能指標(biāo).同時(shí),在如此極限的條件下,器件將進(jìn)入彈道輸運(yùn),二維材料中電子和空穴相對(duì)質(zhì)量較大,因此相對(duì)于體硅晶體管具備更大的態(tài)密度以及彈道電流.2011年,他們利用厚度僅為6.5 ?的單層MoS2作為溝道,首次實(shí)現(xiàn)了開(kāi)關(guān)比為108的FET,掀起了TMDC的研究熱潮[26].同年11月份,他們首次實(shí)現(xiàn)了基于單層MoS2的集成電路,該電路可以實(shí)現(xiàn)反相器的功能,即當(dāng)室溫電壓增益大于1時(shí),其可以實(shí)現(xiàn)從邏輯“1”到邏輯“0”的功能[41].2012年,麻省理工學(xué)院Palacios等[42]利用雙層MoS2制作了增強(qiáng)型和耗盡型n-MOS晶體管,并在此基礎(chǔ)上演示了反相器、靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory,SRAM)、五級(jí)環(huán)形振蕩器等邏輯集成器件,振蕩頻率最高達(dá)到1.6 MHz.2016年,維也納科技大學(xué)Mueller等[43]利用CVD MoS2首次實(shí)現(xiàn)了1 bit微型處理器,該系統(tǒng)由115個(gè)晶體管構(gòu)成,具有可以執(zhí)行用戶存儲(chǔ)在外部存儲(chǔ)器的程序、執(zhí)行邏輯操作以及與周邊用戶進(jìn)行通訊等功能,更重要的是,其1 bit設(shè)計(jì)對(duì)于多bit數(shù)據(jù)依舊穩(wěn)定,創(chuàng)造了目前利用二維材料制作出最復(fù)雜電路的記錄.

獲得高質(zhì)量大面積的二維TMDC材料是研究和發(fā)展其在微電子學(xué)領(lǐng)域應(yīng)用的前提.2012年,阿卜杜拉國(guó)王科技大學(xué)Li等[44]首次利用MoO3和硫粉作為反應(yīng)源,采用CVD方法在SiO2襯底上實(shí)現(xiàn)單層MoS2晶體的合成.隨后,眾多研究組致力于大尺寸高質(zhì)量的晶體生長(zhǎng)[44?53],目前已實(shí)現(xiàn)了毫米級(jí)單晶以及晶圓級(jí)多晶材料的生長(zhǎng).同時(shí)隨著生長(zhǎng)工藝的不斷優(yōu)化,基于CVD生長(zhǎng)的晶體器件性能也顯著提高,中國(guó)科學(xué)院物理研究所張廣宇等[54]在藍(lán)寶石襯底上生長(zhǎng)的單層MoS2單晶可達(dá)350 μm,其FET室溫遷移率達(dá)到90 cm2·V?1·s?1.新加坡國(guó)立大學(xué)Loh等[55]利用常壓CVD方法,在熔融玻璃上生長(zhǎng)出2.5 mm的MoSe2單晶,其室溫場(chǎng)效應(yīng)遷移率高達(dá)95 cm2·V?1·s?1, 是目前CVD MoS2的最高記錄.

目前針對(duì)TMDC邏輯器件研究主要集中在載流子輸運(yùn)[32,56]、界面與材料工程[57,58]、電學(xué)接觸與摻雜[59,60]、邏輯與存儲(chǔ)器件以及工藝集成[15,61?63]等領(lǐng)域.本文針對(duì)以上關(guān)鍵問(wèn)題展開(kāi)討論,介紹一些具有代表性的研究成果,第二部分以MoS2為例討論TMDC中的電子輸運(yùn)性質(zhì),重點(diǎn)關(guān)注遷移率及其與表/界面的關(guān)系;第三部分討論TMDC晶體管的接觸,包括降低接觸電阻的主要手段;第四部分討論TMDC存儲(chǔ)器件的發(fā)展以及邏輯集成;最后對(duì)該領(lǐng)域未來(lái)的發(fā)展進(jìn)行展望.

2 TMDC遷移率

盡管TMDC是延伸摩爾定律的重要候選材料,但最近的研究結(jié)果表明,它們的電子輸運(yùn)受到很多外在因素的限制.目前報(bào)道的實(shí)驗(yàn)遷移率都遠(yuǎn)低于聲子散射的理論極限值.例如,單層MoS2和WS2在室溫下的理論聲子極限遷移率分別約為410 cm2·V?1·s?1[33]和1100 cm2·V?1·s?1[34], 然而,對(duì)于這兩種材料而言,實(shí)驗(yàn)記錄分別僅能達(dá)到150 cm2·V?1·s?1[64]和80 cm2·V?1·s?1[65]. 因此,遷移率問(wèn)題嚴(yán)重影響了TMDC的器件性能.經(jīng)過(guò)電子輸運(yùn)的研究發(fā)現(xiàn)[32,56,58,63,66,67],這些外在因素主要包括半導(dǎo)體-電介質(zhì)界面的庫(kù)侖雜質(zhì)、材料聲子、氧化物表面光學(xué)聲子、缺陷和電荷陷阱等(圖4),它們會(huì)顯著降低載流子的散射自由程,從而降低遷移率.在本部分對(duì)TMDC的各種散射機(jī)理研究進(jìn)展進(jìn)行闡述,以期能夠?qū)ふ姨岣逿MDC遷移率的方法和思路.

圖4 MoS2器件中的電子散射機(jī)理[56] (a)電子聲子對(duì)散射;(b)氧化物表面光學(xué)聲子散射;(c)庫(kù)侖雜質(zhì)散射;(d)缺陷散射;(e)電荷陷阱Fig.4.Electron transport mechanism in MoS2channel devices[56]:(a)Electron-phonon scattering;(b)remote phonon scattering;(c)coulomb impurity scattering;(d)defection scattering;(e)electron trap.

2.1 散射機(jī)理

2.1.1 本征電子-聲子散射

在無(wú)任何外在散射源的情況下,材料的遷移率會(huì)受限于電子和不同類型晶格聲子的相互作用.本征聲子極限遷移率是一個(gè)非常重要的概念,它決定了無(wú)任何雜質(zhì)和缺陷的樣品所能實(shí)現(xiàn)的最高遷移率,并且可以作為評(píng)價(jià)實(shí)驗(yàn)樣品質(zhì)量的標(biāo)尺.丹麥技術(shù)大學(xué)Kaasbjerg等[33]發(fā)現(xiàn),內(nèi)部聲子散射率來(lái)源于電子與縱向聲學(xué)聲子、橫向聲學(xué)聲子、谷內(nèi)極化縱向光學(xué)聲子(Fr?hlich acoustic)、谷間極化縱向聲子和谷內(nèi)單極光學(xué)聲子等五種聲子的作用,相應(yīng)的動(dòng)量弛豫速率函數(shù)則為這五個(gè)相應(yīng)部分的和.這些作用的強(qiáng)弱程度會(huì)隨溫度變化:在100 K以下,單層MoS2中的內(nèi)部聲子限制性遷移率主要是由聲學(xué)聲子決定的,與溫度T?1.7呈線性關(guān)系,隨著溫度升高,載流子與內(nèi)部聲子的作用由光學(xué)聲子主導(dǎo),從而此時(shí)聲子限制性遷移率與T?1呈線性關(guān)系.在300 K時(shí),在不考慮庫(kù)侖雜質(zhì)散射和表面光學(xué)聲子散射的情況下,單層MoS2中的遷移率能夠達(dá)到410 cm2·V?1·s?1.

2.1.2 氧化物表面光學(xué)聲子

在半導(dǎo)體中,電子可以通過(guò)長(zhǎng)程庫(kù)侖作用在周圍的電介質(zhì)材料中激發(fā)出聲子.在HfO2等高κ絕緣體中,金屬-氧原子間的化學(xué)鍵非常容易發(fā)生極化,從而會(huì)在接觸面上產(chǎn)生一個(gè)能夠庫(kù)侖散射的局域極化電場(chǎng).在半導(dǎo)體工藝常用的絕緣體(如SiO2,Al2O3,HfO2等)中,氧化物表面光學(xué)聲子所造成的電子非彈性散射會(huì)顯著地降低MoS2的遷移率.如圖4(b)所示,靠近MoS2材料的電介質(zhì)提供了對(duì)極化振動(dòng)模式的支持,那么就會(huì)產(chǎn)生氧化物表面光學(xué)聲子(又名遠(yuǎn)程光學(xué)聲子),這種遠(yuǎn)程聲子散射在晶體硅[68,69]、有機(jī)晶體管[70,71]和石墨烯[72,73]器件中均被廣泛觀測(cè)到.界面處的遠(yuǎn)程聲子散射由界面材料聲子模式能量決定,其聲子模式能量越低,對(duì)載流子傳輸?shù)纳⑸湓矫黠@.一般來(lái)說(shuō),隨著材料表面場(chǎng)強(qiáng)的增加以及介電常數(shù)變大,其表面光學(xué)聲子的能量會(huì)逐漸降低,進(jìn)而導(dǎo)致更加嚴(yán)重的遠(yuǎn)程界面聲子散射.對(duì)于有多重遠(yuǎn)程聲子模式的材料(如六方氮化硼(h-BN)等),其遠(yuǎn)程聲子散射為幾種模式的疊加.由于載流子屏蔽作用的影響,遠(yuǎn)程界面聲子散射主導(dǎo)的遷移率會(huì)隨著載流子濃度增加逐漸增大.同時(shí)遠(yuǎn)程界面聲子表現(xiàn)出極強(qiáng)的溫度依賴性,其散射會(huì)隨溫度升高快速增強(qiáng),導(dǎo)致遷移率快速下降,因此遠(yuǎn)程界面聲子散射是器件高溫主要散射源之一.此外,對(duì)于高κ雙柵結(jié)構(gòu)器件,由于新界面引入,其遠(yuǎn)程界面聲子散射會(huì)變得更加嚴(yán)重[32].

2.1.3 庫(kù)侖雜質(zhì)散射

在二維系統(tǒng)中,由于載流子都分布在表面,其傳輸會(huì)嚴(yán)重受分布在溝道和介質(zhì)界面上的帶電雜質(zhì)散射,每個(gè)帶電雜質(zhì)會(huì)產(chǎn)生一個(gè)長(zhǎng)程庫(kù)侖勢(shì)場(chǎng).圖4(c)形象地表明了位于溝道界面上下表面的兩個(gè)帶電雜質(zhì)所產(chǎn)生的散射勢(shì).實(shí)驗(yàn)證明,在晶體硅FET[74]、石墨烯[75]、單層MoS2[76]中,帶電雜質(zhì)都是影響遷移率的主要因素之一.在硅晶體管中,帶電雜質(zhì)主要來(lái)自于殘存的金屬離子和溝道介質(zhì)界面上不飽和成鍵的硅原子.而在TMDC中,帶電雜質(zhì)的來(lái)源還包括器件制作過(guò)程中吸附的氣體分子,化學(xué)物質(zhì)殘留、缺陷以及氧化物的表面電荷等.在同樣載流子濃度的情況下,采用例如HfO2的高κ柵介質(zhì)層,能夠提高電子遷移率,正是因?yàn)閷?duì)于庫(kù)侖散射的介電屏蔽效應(yīng).德克薩斯大學(xué)達(dá)拉斯分校Ong和Fischetti[76]建立了電荷雜質(zhì)散射模型,計(jì)算了在高κ氧化物頂柵結(jié)構(gòu)中,單層MoS2在不同溫度和電子濃度下的庫(kù)侖雜質(zhì)限制遷移率.他們發(fā)現(xiàn),引入高κ氧化物頂柵后,室溫遷移率可以提升數(shù)倍,并解釋了實(shí)驗(yàn)上的結(jié)果[6,40,77].由于極化屏蔽作用依賴于溫度,單層MoS2的庫(kù)侖雜質(zhì)限制遷移率會(huì)隨著溫度的增加而降低.隨后,南京大學(xué)王欣然等[32]通過(guò)實(shí)驗(yàn)和理論研究發(fā)現(xiàn),高載流子濃度對(duì)于庫(kù)侖雜質(zhì)也同樣起到屏蔽效應(yīng),當(dāng)載流子濃度從1012cm?2提高到1013cm?2時(shí),遷移率也隨著上升,同時(shí)他們還發(fā)現(xiàn),相應(yīng)的庫(kù)侖雜質(zhì)限制遷移率會(huì)受溫度變化的影響[32].

2.1.4 缺陷散射

各種方式制備的TMDC都不可避免地存在空位(圖4(d))、晶界[78?82]等各種結(jié)構(gòu)缺陷.例如CVD方法生長(zhǎng)出來(lái)的MoS2樣品,其硫原子空缺密度能夠達(dá)到(1.2±0.4)×1013cm?2,密度高達(dá)0.4%.這些缺陷會(huì)產(chǎn)生高度局域化的帶間電子態(tài)或者帶尾,從而影響TMDC的電子運(yùn)輸[83?86].有大量的理論計(jì)算和實(shí)驗(yàn)研究了MoS2的缺陷對(duì)能帶結(jié)構(gòu)和性質(zhì)的影響,例如MoS2中的硫原子空位在石油化學(xué)中可以被用來(lái)催化去硫[83,84]以及加速水分解[85,86].南京大學(xué)王欣然等[79]發(fā)現(xiàn)硫空位缺陷導(dǎo)致在低載流子濃度下MoS2電荷躍遷輸運(yùn),是導(dǎo)致低遷移率的重要原因.除了硫原子缺陷外,晶界缺陷也在樣品中廣泛存在.哥倫比亞大學(xué)van der Zande等[50]研究了室溫下機(jī)械剝離MoS2以及CVD合成MoS2樣品的遷移率,比較發(fā)現(xiàn)了器件的表現(xiàn)既取決于晶界的類型,也取決其與電流運(yùn)輸?shù)南鄬?duì)方向.

2.1.5 電荷陷阱與金屬-絕緣體相變

電子輸運(yùn)中的俘獲效應(yīng)在硅、有機(jī)材料等體相材料中被廣泛研究,在二維TMDC中其也是影響載流子遷移率的重要因素之一.如圖4(e)所示,晶格缺陷、化學(xué)吸附、懸掛鍵以及電介質(zhì)襯底的粗糙界面都會(huì)成為電荷俘獲源.IBM研究中心Zhu等[87]測(cè)試了單層CVD MoS2晶體管的電容和ac電導(dǎo),通過(guò)擬合實(shí)驗(yàn)數(shù)據(jù),首次實(shí)現(xiàn)了對(duì)MoS2晶體管電荷陷阱進(jìn)行定量分析.他們通過(guò)實(shí)現(xiàn)發(fā)現(xiàn)在MoS2禁帶中間存在兩種不同類型的電荷陷阱,并且根據(jù)其在帶間位置命名出“B”和“M”類型電子陷阱.同時(shí)他們發(fā)現(xiàn)量子類型的陷阱在帶間均以高斯分布的形式存在.

為了定量理解MoS2中的電荷陷阱對(duì)電子輸運(yùn)的影響,南京大學(xué)王欣然等[32]發(fā)展了一個(gè)用來(lái)解釋載流子濃度減少的模型,并計(jì)算了有效的載流子遷移率.假定電荷陷阱是在禁帶中以單邊高斯分布的形式存在,其載流子濃度n可以通過(guò)分布函數(shù)計(jì)算:

其中,N0為外延態(tài)密度,Ntr為電荷陷阱總密度;ΔEtr,EF,kB和T分別為特征寬度、費(fèi)米能級(jí)、玻爾茲曼常數(shù)和溫度;等號(hào)右邊第一項(xiàng)為擴(kuò)展態(tài)決定的電子濃度,第二項(xiàng)為電荷陷阱決定的電子濃度.本質(zhì)上,電荷陷阱通過(guò)減少傳輸電子的數(shù)量來(lái)降低遷移率.簡(jiǎn)單而言,被俘獲的電子只能通過(guò)跳躍式來(lái)進(jìn)行傳輸,這種方式效率非常低,對(duì)于電導(dǎo)率的貢獻(xiàn)可忽略不計(jì),因此有效遷移率μeff就等于導(dǎo)電的電子乘以能帶遷移率:

這個(gè)模型在高載流子濃度的情況下與實(shí)驗(yàn)結(jié)果符合得較好,原因是此時(shí)被俘獲的電子濃度只占總數(shù)的很小一部分,而在低載流子濃度下,電子躍遷輸運(yùn)占主導(dǎo).

2.2 界面工程

鑒于單層TMDC的超薄屬性,界面在TMDC電子輸運(yùn)中具有非常關(guān)鍵的作用.襯底上的懸掛鍵、粗糙的表面和吸附物都會(huì)帶來(lái)庫(kù)侖雜質(zhì)和電荷陷阱.對(duì)于單層TMDC,其電子在垂直平面方向不能發(fā)生極化和屏蔽外電場(chǎng),因此,它們?nèi)菀资艿浇缑鎺?kù)侖雜質(zhì)的影響.比較常用的界面工程方法包括界面鈍化、高κ介質(zhì)和h-BN包裹.

自組裝單分子層(self-assembled monolayers,SAM)被廣泛地用于界面鈍化,減少氧化物襯底的庫(kù)侖雜質(zhì)[88?91].由于末端基團(tuán)不同,SAM的種類非常多,有些SAM還具有摻雜效果.例如,十八烷基三甲氧基硅烷(OTMS)處理氧化硅襯底,可以有效降低庫(kù)侖雜質(zhì)密度,使得石墨烯室溫遷移率增加到47000 cm2·V?1·s?1[91]. 哈爾濱工業(yè)大學(xué)甄良等[92]研究了不同端基的SAM分子對(duì)MoS2的摻雜效應(yīng),結(jié)果表明因?yàn)镾AM分子與MoS2之間的電荷轉(zhuǎn)移,具有—CF3和—NH2端基的SAM分子分別具有空穴施主和電子施主的作用.萊斯大學(xué)Lou等[93]利用帶有硫氫基的SAM處理SiO2襯底,使得MoS2的室溫遷移率提高了六倍, 高達(dá)18 cm2·V?1·s?1. 性能提升的原因在于界面電荷轉(zhuǎn)移和分子極化,降低了缺陷密度,抑制了遠(yuǎn)程聲子散射.南京大學(xué)王欣然等[78]發(fā)展了一種雙面(3-巰基丙基)三甲氧基硅烷(MPS)處理的方法,通過(guò)溶液SAM手段對(duì)SiO2襯底處理,貼上機(jī)械剝離MoS2,MPS包裹和熱學(xué)退火,不但可以鈍化襯底界面,而且可以同時(shí)修復(fù)MoS2的S空位缺陷.他們制作的單層MOS2晶體管室溫遷移率提升至80 cm2·V?1·s?1, 低溫遷移率提升至300 cm2·V?1·s?1(圖5). 利用模型分析發(fā)現(xiàn),器件中庫(kù)侖雜質(zhì)密度和電荷陷阱密度降為NCI=0.71×1012cm?2和Ntr=5.2×1012cm?2,這是所有SAM處理中最低的.

圖5 近幾年關(guān)于室溫下單層MoS2FET遷移率的進(jìn)展[26,64,78,99,101?104]Fig.5.Recent progress on the mobility of monolayer MoS2FET at room temperature[26,64,78,99,101?104].

使用高κ介質(zhì)襯底取代SiO2的動(dòng)機(jī)在于其可以通過(guò)介電屏蔽效應(yīng)抑制庫(kù)侖雜質(zhì)散射.南京大學(xué)王欣然等[64]通過(guò)在SiO2上沉積薄層(10 nm)HfO2或Al2O3,比較不同襯底的晶體管性能(使用雙面MPS處理的MoS2作為溝道),研究并驗(yàn)證了該理論.相比頂柵結(jié)構(gòu),這個(gè)方法不會(huì)引入額外的庫(kù)侖雜質(zhì)和電荷陷阱,在高載流子濃度下,遷移率會(huì)隨著介電常數(shù)的增大而提高.在HfO2襯底上,MoS2室溫遷移率高達(dá)150 cm2·V?1·s?1,創(chuàng)造了目前為止單層MoS2最高室溫遷移率的記錄(圖5).然而,使用高κ襯底的弊端在于增加了表面光學(xué)聲子散射.模型分析表明,當(dāng)庫(kù)侖雜質(zhì)密度低于0.3×1012cm?2時(shí),使用高κ襯底不再有優(yōu)勢(shì).因而,最好的方式是使用具有低庫(kù)侖雜質(zhì)密度和低κ襯底,例如h-BN.

眾所周知,h-BN具有非常干凈的界面,對(duì)于眾多二維材料而言,是一種非常理想的襯底[94]. h-BN包裹的石墨烯器件展現(xiàn)出140000 cm2·V?1·s?1的超高遷移率和許多新奇的量子現(xiàn)象[16,95?98]. 因此,h-BN包裹被期望可以降低TMDC中的庫(kù)侖雜質(zhì)和電荷陷阱.對(duì)于僅在頂部覆蓋h-BN的MoS2而言,室溫遷移率提升至60 cm2·V?1·s?1, 低溫遷移率提升至280 cm2·V?1·s?1[99]. 此外, 加州大學(xué)洛杉磯分校段鑲鋒等[99]利用雙面h-BN包裹和石墨烯接觸相結(jié)合,低溫遷移率超過(guò)1000 cm2·V?1·s?1.2015年,哥倫比亞大學(xué)Hone等[95]也利用相同結(jié)構(gòu),制作了多層MoS2的霍爾器件,實(shí)現(xiàn)了超高的低溫霍爾遷移率(34000 cm2·V?1·s?1), 并且首次觀察了MoS2中的Shubnikov-de Haas(SdH)振蕩效應(yīng).香港科技大學(xué)王寧等[100]研究了h-BN襯底上的單層MoS2,發(fā)現(xiàn)能帶誘導(dǎo)輸運(yùn)和陷阱誘導(dǎo)輸運(yùn)的臨界載流子濃度約為1.0×1013cm?2,與我們的模型結(jié)果一致.盡管如此,雙面h-BN包裹的MoS2樣品,其庫(kù)侖雜質(zhì)密度仍然比同樣結(jié)構(gòu)的石墨烯高出3個(gè)數(shù)量級(jí),這表明庫(kù)侖雜質(zhì)部分來(lái)源于MoS2本身的缺陷和吸附.然而,對(duì)于庫(kù)侖雜質(zhì)和電荷陷阱最準(zhǔn)確的微觀起源仍然是不清楚的,需要繼續(xù)深入研究.最后,需要指出的是,h-BN包裹是研究TMDC本征性質(zhì)最好的手段,但是大規(guī)模的器件應(yīng)用仍十分困難.

2.3 單層MoS2遷移率模型

雖然前面分析了TMDC中的各種散射機(jī)理,但事實(shí)上利用不同方法制作的TMDC晶體管,電學(xué)數(shù)據(jù)(包括轉(zhuǎn)移、輸出曲線、遷移率隨溫度和載流子濃度變化等)差異很大,這里面包含了非常豐富的信息,通常容易被忽視.如果能建立一個(gè)完整的理論模型,從器件的電學(xué)數(shù)據(jù)入手,對(duì)電子散射機(jī)理進(jìn)行分析,準(zhǔn)確提取微觀參數(shù),將會(huì)指導(dǎo)器件性能的進(jìn)一步提高.南京大學(xué)王欣然與新加坡IHPC張剛等基于本文2.1節(jié)的內(nèi)容,發(fā)展了單層MoS2遷移率模型:

其中μ0為電子遷移率;μSO,μph,μCI和μD分別為表面光學(xué)聲子、固有聲子、庫(kù)侖雜質(zhì)和缺陷限制下的遷移率;σ為電導(dǎo)率;e為元電荷;nc為擴(kuò)展態(tài)決定的載流子濃度;μeff為有效遷移率.

利用該模型可以對(duì)文獻(xiàn)中不同工藝制備的單層MoS2晶體管數(shù)據(jù)(遷移率隨溫度/載流子濃度的變化)進(jìn)行分析,定量提取帶電雜質(zhì)、電荷陷阱濃度等重要微觀參數(shù),并實(shí)現(xiàn)各種結(jié)構(gòu)晶體管的橫向?qū)Ρ萚32].圖6展示了利用遷移率模型對(duì)典型的高性能HfO2/SiO2襯底單層MoS2晶體管的分析.從轉(zhuǎn)移曲線(圖6(b))可見(jiàn),在載流子濃度約為n0=CgVg=5.3×1012cm?2時(shí),不同溫度下的曲線存在交疊.當(dāng)載流子濃度n大于n0的情況下,電導(dǎo)率會(huì)隨著溫度單調(diào)增加,相應(yīng)地表現(xiàn)為絕緣體的導(dǎo)電特性;反之則電導(dǎo)率會(huì)單調(diào)下降,表現(xiàn)為金屬的導(dǎo)電特性.研究發(fā)現(xiàn),這是陷阱誘導(dǎo)的金屬-絕緣體轉(zhuǎn)變的標(biāo)志.通過(guò)對(duì)比各種散射機(jī)理,發(fā)現(xiàn)在低帶電雜質(zhì)和高載流子濃度的情況下,由于屏蔽效應(yīng)有效抑制了庫(kù)侖散射,器件在高于200 K時(shí)的遷移率主要由聲子散射主導(dǎo),隨著溫度降低,聲子散射影響迅速減弱,器件進(jìn)入庫(kù)侖散射主導(dǎo)區(qū)間.隨著載流子濃度降低,載流子屏蔽效應(yīng)減弱,器件遷移率下降,并且在整個(gè)變溫區(qū)間內(nèi)其均由聲子散射/庫(kù)侖散射/短程散射等多重散射機(jī)理主導(dǎo).當(dāng)載流子濃度接近或低于電荷陷阱的濃度,大部分或全部電子填充在帶間局域態(tài),局域化的電子在各個(gè)局域化的電荷中心以躍遷形式傳輸,其輸運(yùn)行為則表現(xiàn)出電荷陷阱主導(dǎo)的躍遷行為,其遷移率在低溫下表現(xiàn)出明顯的下降趨勢(shì),器件則表現(xiàn)出明顯的絕緣體特性.

圖6 典型HfO2/SiO2襯底的MoS2晶體管的分析[32] (a)器件結(jié)構(gòu);(b)四探針?lè)y(cè)得不同溫度下器件電導(dǎo)率隨柵壓的變化;(c)—(e)不同載流子濃度(n=1.0×1013cm?2,5.6×1012cm?2,5.6×1012cm?2)下的遷移率溫度變化曲線Fig.6.Analysis of typical HfO2/SiO2Substrate MoS2MOSFET[32]:(a)Device structure;(b)four-probe conductivity as a function of Vg;(c)–(e) field-effect mobility as a function of temperature under n=1.0 × 1013cm?2,5.6×1012cm?2,and 5.6×1012cm?2.

圖7 高性能單層MoS2晶體管的庫(kù)侖雜質(zhì)濃度和電荷陷阱濃度的相圖[32]Fig.7.Phase diagram for the coulomb impurities and charge traps in the high-performance FETs from literature[32].

我們利用模型分析了文獻(xiàn)中報(bào)道的數(shù)據(jù)(圖7),得到了以下結(jié)論:1)制作頂柵晶體管可以顯著提高載流子濃度,但是頂柵工藝會(huì)導(dǎo)致雜質(zhì)與陷阱濃度增大;2)界面修飾和高κ介質(zhì)可以降低雜質(zhì)和陷阱濃度,結(jié)合介電屏蔽作用,有效提高了MoS2晶體管遷移率;3)雙面h-BN包裹的器件庫(kù)侖雜質(zhì)和電荷陷阱密度已分別降低至(0.3—0.4)×1012cm?2和(4.0—4.6)×1012cm?2,是目前報(bào)道最干凈的界面.該模型對(duì)TMDC具有普適性,只需要修改有效質(zhì)量、介電常數(shù)、聲子能量等材料的本征參數(shù),就可以用于其他TMDC的晶體管數(shù)據(jù)分析.該工作表明,TMDC的遷移率不僅僅是一個(gè)數(shù)字指標(biāo),背后蘊(yùn)藏了更豐富的物理內(nèi)涵.通過(guò)對(duì)數(shù)據(jù)的細(xì)致分析,可以揭示TMDC的電子散射機(jī)理,并指導(dǎo)器件性能繼續(xù)向前發(fā)展.

3 TMDC電學(xué)接觸

FET的總電阻由接觸電阻(Rc)+溝道電阻(Rch)兩部分組成.TMDC由于表面沒(méi)有化學(xué)鍵,無(wú)法與金屬成鍵,因此肖特基勢(shì)壘較高,載流子注入效率低,接觸電阻一般比硅基MOSFET高一個(gè)數(shù)量級(jí)以上,尤其在短溝道條件下成為限制器件電流的主要因素.因此,降低接觸電阻是提升TMDC晶體管性能的另一個(gè)關(guān)鍵問(wèn)題.在過(guò)去幾年中,研究人員發(fā)展了多種方法有效地降低了接觸電阻,主要包括金屬-TMDC,石墨烯-TMDC,TMDC相變接觸和隧穿接觸(圖8).本部分從這四個(gè)方面介紹目前TMDC晶體管電學(xué)接觸的研究進(jìn)展.

圖8 二維半導(dǎo)體TMDC晶體管的電學(xué)接觸類型 (a)金屬-半導(dǎo)體接觸;(b)石墨烯接觸;(c)相變接觸;(d)隧穿接觸Fig.8.Electrical contact types of two-dimensional semiconductor TMDC transistor:(a)Metal-semiconductor contact;(b)graphene contact;(c)phase transition contact;(d)tunneling contact.

3.1 金屬-TMDC接觸

典型的金屬-單層TMDC接觸電阻在1—100 k?·μm量級(jí),比硅基CMOS器件的接觸電阻(0.1 k?·μm)高出1—3個(gè)數(shù)量級(jí).一般來(lái)說(shuō),降低金屬-TMDC接觸電阻的方法分為兩類:一是改變接觸電極金屬的種類,使其功函數(shù)與溝道材料的功函數(shù)相近,降低界面的接觸電阻;二是摻雜溝道材料,改變溝道材料的載流子密度,改善界面的接觸電阻.本部分將從這兩個(gè)方面,系統(tǒng)闡述科學(xué)家在降低接觸電阻方面的最新進(jìn)展.

3.1.1 不同金屬對(duì)接觸的影響

根據(jù)肖特基勢(shì)壘的理論,高/低功函數(shù)金屬可以與p/n型半導(dǎo)體之間形成很小的肖特基勢(shì)壘,從而降低接觸電阻.2012年,普渡大學(xué)Das等[105]在實(shí)驗(yàn)上研究了不同金屬(Pt,Ni,Sc和Ti)作為接觸電極時(shí)MoS2器件性能的差異,發(fā)現(xiàn)對(duì)于n型MoS2器件,使用低功函數(shù)的金屬Sc能夠?qū)崿F(xiàn)較高性能的電子注入和較低的接觸電阻.同年,密歇根州立大學(xué) Tománek等[106]通過(guò)ab initio密度泛函理論對(duì)金屬-單層MoS2接觸區(qū)域的電子結(jié)構(gòu)、鍵合和幾何構(gòu)型進(jìn)行了理論研究,發(fā)現(xiàn)Au-MoS2界面存在很大的隧穿勢(shì)壘和很低的電子注入效率;而Ti-MoS2界面可以形成低阻值的歐姆接觸,但根據(jù)肖特基理論,二者之間的肖特基勢(shì)壘較大(約為0.3 eV).2013年,加州大學(xué)圣巴巴拉分校Banerjee等[107]利用Ti做電極,在多層MoS2晶體管上測(cè)得實(shí)際接觸電阻為0.8 k?·μm,發(fā)現(xiàn)造成這種低阻值的原因是Ti與MoS2之間的邊緣接觸增加了電極與溝道之間的電子注入效率.2014年,該團(tuán)隊(duì)又考慮到金屬-TMDC間的范德瓦耳斯相互作用,通過(guò)ab initio密度泛函理論對(duì)金屬-單層TMDC材料的接觸進(jìn)行了系統(tǒng)的研究,利用隧穿勢(shì)壘(金屬-TMDC界面的范德瓦耳斯能隙)、肖特基勢(shì)壘(金屬-TMDC界面的費(fèi)米面差異)和軌道重疊(金屬-TMDC界面的電子云重疊)三個(gè)指標(biāo),系統(tǒng)評(píng)估了不同金屬與單層MoS2的界面接觸[108,109].他們發(fā)現(xiàn)金屬Ti和Mo可以與單層MoS2形成歐姆接觸,前者是源于Ti-MoS2界面具有很小的隧穿勢(shì)壘,提高了電子注入效率;后者是因?yàn)镸o-MoS2接觸界面具有更高的晶格匹配度,從而具有更高的電子注入效率.隨后在實(shí)驗(yàn)上,該團(tuán)隊(duì)測(cè)得MoS2-Ti和MoS2-Mo之間的接觸電阻分別為1.3 k?·μm[110]和2 k?·μm[111].

3.1.2 摻雜對(duì)接觸的影響

重?fù)诫s會(huì)使得肖特基勢(shì)壘寬度降低,金屬-半導(dǎo)體接觸的電流以隧穿的方式得到極大提升.對(duì)于傳統(tǒng)的半導(dǎo)體,摻雜可以通過(guò)雜質(zhì)擴(kuò)散或者離子注入的方式進(jìn)行精確操控,而對(duì)于二維TMDC半導(dǎo)體材料,其特有的表面沒(méi)有懸掛鍵和原子級(jí)的厚度等特性,因此必須尋找新的摻雜方法.

2014年,普渡大學(xué)Ye等[112]提出了一種將MoS2薄片浸泡在二氯乙烷(DCE),以實(shí)現(xiàn)n型氯摻雜二維TMDC材料的方法.摻雜后,氯原子占據(jù)了MoS2和WS2中的硫原子空位,使得費(fèi)米能級(jí)上移,肖特基勢(shì)壘降低,Ni-WS2和Ni-MoS2體系的接觸電阻得到有效的降低,分別為0.7 k?·μm和0.5 k?·μm.由于MoS2和WS2存在很多的硫原子空位,相應(yīng)氯原子的摻雜濃度很高,多層WS2和MoS2在零柵壓下可以達(dá)到6.0×1011cm?2和9.2×1012cm?2的高摻雜密度.

表面電荷傳輸摻雜是指利用二維半導(dǎo)體材料具有極大的表面積特性,去吸附更多的小分子,進(jìn)而改變半導(dǎo)體的載流子濃度的摻雜方法.2012年,加州大學(xué)伯克利分校Javey等[113]提出了對(duì)二維半導(dǎo)體TMDC運(yùn)用表面吸附摻雜的方法,對(duì)二維半導(dǎo)體TMDC材料實(shí)現(xiàn)了有效摻雜,降低了接觸電阻.目前,對(duì)二維半導(dǎo)體TMDC實(shí)現(xiàn)表面電荷傳輸摻雜的報(bào)道有很多[113?117].2014年,該團(tuán)隊(duì)利用聯(lián)芐吡啶(benzyl viologen,BV),作為表面電荷傳輸施主,實(shí)現(xiàn)了對(duì)MoS2的有效n型摻雜[117].研究發(fā)現(xiàn),使用Ni/Au電極制作的5 nm MoS2FET,摻雜前器件的接觸電阻為3.3 k?·μm,摻雜后接觸電阻降為1.1 k?·μm.并且,這種摻雜方法具有空氣穩(wěn)定、不退化的特性.此外,可以通過(guò)浸泡甲苯試劑,消除摻雜的影響.

2015年,德克薩斯大學(xué)奧斯汀分校Rai等[118]證明了高κ介電質(zhì)氧化物可以作為有效的n型電荷轉(zhuǎn)移摻雜劑實(shí)現(xiàn)對(duì)單層MoS2的摻雜.他們利用ATO(amorphous titanium suboxide)作為高κ摻雜劑,通過(guò)旋涂ATO薄膜的方法,對(duì)單層MoS2進(jìn)行了n型摻雜,使用Ag/Au電極制作了單層MoS2晶體管.ATO的有效摻雜使得接觸電阻低至約180 ?·μm, 室溫遷移率提高至102 cm2·V?1·s?1.通過(guò)理論計(jì)算發(fā)現(xiàn),ATO摻雜是一種以界面氧空位調(diào)制的摻雜方式.ATO摻雜不僅可以改善接觸,有效降低肖特基勢(shì)壘,而且作為一種高κ介電材料,可以有效屏蔽庫(kù)侖雜質(zhì)散射,抑制表面光學(xué)聲子散射,使得MoS2晶體管的性能得到極大的提升.隨后,2017年,斯坦福大學(xué)Pop等[119]通過(guò)在單層MoS2晶體管的溝道表面沉積一層不飽和氧化鋁AlOx的方式,對(duì)MoS2進(jìn)行了n型摻雜,使得接觸電阻降低至480 ?·μm,開(kāi)態(tài)電流密度提高至700μA/μm.圖9展示了接觸電阻、光學(xué)能隙與層數(shù)的關(guān)系.

3.2 相變接觸

相變接觸是指將二維材料的多個(gè)相用于器件的不同部分:半導(dǎo)體相用作溝道,金屬相用作電極,兩相之間通過(guò)化學(xué)鍵相連,可以實(shí)現(xiàn)無(wú)縫接觸的一種接觸方式(圖8(b)).相變接觸界面沒(méi)有范德瓦耳斯能隙,具有原子級(jí)的接觸邊界,可以實(shí)現(xiàn)載流子的高效注入.羅格斯大學(xué)Chhowalla等[123]首先發(fā)現(xiàn)可以對(duì)半導(dǎo)體2H相MoS2納米片進(jìn)行局域化誘導(dǎo)相變,使得部分區(qū)域變?yōu)榻饘?T相MoS2.他們將金屬1T相作為電極,半導(dǎo)體2H相作為溝道材料,制作出無(wú)縫接觸的MoS2FET[127].測(cè)試表明其接觸電阻在零柵壓下為200—300 ?·μm,主要來(lái)自于金屬1T相和半導(dǎo)體2T相之間原子級(jí)的明顯界面,這也是目前報(bào)道最低的接觸電阻之一.相變接觸對(duì)于未來(lái)發(fā)展TMDC材料的集成設(shè)計(jì)提供了一個(gè)很好的思路,但目前誘導(dǎo)相變的手段是通過(guò)溶液處理的方法實(shí)施的,精準(zhǔn)度較低,制備出的器件性能不穩(wěn)定.發(fā)展出無(wú)損相變誘變的手段將成為降低接觸電阻的一個(gè)重要方向.

3.3 石墨烯-TMDC接觸

石墨烯-TMDC接觸是指用石墨烯作電極,TMDC作溝道材料形成的一種接觸(圖8(c)).石墨烯是一種具有超高遷移率的半金屬,與TMDC可以實(shí)現(xiàn)原子級(jí)的接觸界面;并且石墨烯具有零帶隙,其功函數(shù)可以被柵壓調(diào)控,有效地降低肖特基勢(shì)壘.2015年,加州大學(xué)洛杉磯分校段鑲鋒等[99]利用石墨烯做電極,實(shí)現(xiàn)了MoS2的歐姆接觸.實(shí)驗(yàn)表明,在合適的柵壓控制下,石墨烯和MoS2可以形成良好的接觸,其實(shí)現(xiàn)了在超低溫(低于19 K)下真正的零勢(shì)壘和線性輸出特性.并且,得益于極小的接觸勢(shì)壘,他們的MoS2-FET實(shí)現(xiàn)了1300 cm2·V?1·s?1的低溫場(chǎng)效應(yīng)遷移率. 為了減少M(fèi)oS2外在的散射機(jī)理影響,改善器件的界面接觸,哥倫比亞大學(xué)Hone等[95]提出了一種范德瓦耳斯異質(zhì)結(jié)器件,該器件將MoS2層包裹在兩層h-BN內(nèi),用石墨烯做電極,制作成霍爾器件.磁輸運(yùn)測(cè)試結(jié)果顯示,六層MoS2器件在低溫下創(chuàng)造了高達(dá)34000 cm2·V?1·s?1的霍爾遷移率記錄,證實(shí)了之前的低溫特性現(xiàn)象是由外在的界面雜質(zhì)所影響的,排除了MoS2固有體相缺陷的影響.之后,他們又利用該結(jié)構(gòu)制作了雙柵FET,研究表明,其具有高質(zhì)量的電學(xué)接觸,室溫下兩端載流子遷移率在33—151 cm2·V?1·s?1,亞閾值擺幅為80 mV/dec[128].

隨后,新加坡國(guó)立大學(xué)Thong等[129,130]利用干法轉(zhuǎn)移方法和金屬催化石墨烯處理過(guò)程,在MoS2上制備了鎳刻蝕石墨烯電極,這種鎳刻蝕石墨烯電極和MoS2僅有約200 ?·μm的接觸電阻.相比純鎳電極,接觸電阻降低了兩個(gè)數(shù)量級(jí),這是由于鎳石墨烯電極具有很低的功函數(shù),并且被處理的石墨烯存在zigzag邊緣,增強(qiáng)了石墨烯和鎳之間的隧穿效率.2014年,韋恩州立大學(xué)Zhou等[131]在WSe2上覆蓋h-BN,制造了以石墨烯為源漏電極,離子液為頂柵的FET.使用超大電雙層電容的離子液,極大地?cái)U(kuò)展了石墨烯功函數(shù)的可調(diào)范圍.多層WSe2晶體管的接觸電阻低于2 k?·μm.由于石墨烯的功函數(shù)靠近WSe2的能隙中間位置,因此,石墨烯-WSe2界面的肖特基勢(shì)壘不能被有效消除.2016年,他們又提出了一種用摻雜TMDC材料作源漏電極,降低接觸電阻的概念[132].他們利用p型摻雜的WSe2(Nb0.005W0.995Se2)作為源漏電極,h-BN作為保護(hù)層,制作的多層WSe2FET,接觸電阻低至0.3 k?·μm,開(kāi)關(guān)比大于109,飽和電流密度高達(dá)320 μA/μm.

3.4 隧穿接觸

當(dāng)將一層超薄絕緣層插入金屬與二維TMDC之間的接觸界面,便形成了金屬-絕緣體-半導(dǎo)體(metal insulator semiconductor,MIS)結(jié)構(gòu)(圖8(d)),可以降低TMDC接觸電阻.最初,MIS結(jié)構(gòu)中的薄絕緣層使用的是MgO[133]和TiO2[134],實(shí)驗(yàn)結(jié)果表明插入的絕緣層可以有效降低肖特基勢(shì)壘高度,但未量化研究接觸電阻.2016年,斯坦福大學(xué)Wong等[135]用Ta2O5作為隧穿層,制作了CVD MoS2-Ta2O5-Ti/Au的MIS結(jié)構(gòu)器件.通過(guò)對(duì)絕緣層的厚度優(yōu)化分析,發(fā)現(xiàn)當(dāng)Ta2O5為1.5 nm時(shí),金屬與CVD-MoS2接觸的肖特基勢(shì)壘降低至29 meV.然而,直接在無(wú)表面懸掛鍵的MoS2表面進(jìn)行原子層沉積,通常會(huì)形成比較大的孤立島,具有很大的界面粗糙度.同年,武漢大學(xué)廖蕾等[126]利用CVD h-BN作為隧穿絕緣層,降低肖特基勢(shì)壘高度,改善金屬-MoS2的接觸電阻.1—2層h-BN具有原子級(jí)的超薄厚度,僅產(chǎn)生很小的隧穿電阻,極大地降低了肖特基勢(shì)壘高度.在金屬-MoS2接觸界面插入超薄h-BN層后,肖特基勢(shì)壘高度由原來(lái)的158 meV降低至32 meV,接觸電阻從5.2 k?·μm降低至1.8 k?·μm.由于隧穿接觸的優(yōu)化,MoS2FET 可以在室溫下具有73 cm2·V?1·s?1的場(chǎng)效應(yīng)遷移率和330μA/μm的輸出電流,在77 K溫度下,遷移率和輸出電流分別提高至321.4 cm2·V?1·s?1和572μA/μm.隨后,2017年,哥倫比亞大學(xué)Hone等[136]制作機(jī)械剝離的單層h-BN包裹單層MoS2的三明治結(jié)構(gòu),利用金屬Co作為電極,實(shí)現(xiàn)了低溫的歐姆接觸.h-BN不僅作為隧穿絕緣層降低了界面的肖特基勢(shì)壘,而且調(diào)制了金屬電極Co的功函數(shù),使得接觸界面的接觸得到極大的改善,在20 K的低溫環(huán)境下,在載流子濃度為5.3×1012/cm2接觸電阻約為3 k?·μm,提取的肖特基勢(shì)壘為16 meV.良好的接觸使得他們?cè)诟偷妮d流子濃度下觀察到了單層MoS2的SdH振蕩,為研究單層MoS2的固有性質(zhì)提供了不可多得的平臺(tái).

4 TMDC材料的邏輯集成器件與電路

與石墨烯相比,TMDC具有更廣的可調(diào)禁帶寬度,并且單層MoS2,WS2都是直接帶隙半導(dǎo)體,因此在邏輯集成器件和光電器件領(lǐng)域具有巨大的應(yīng)用潛力.研制基于新材料且與傳統(tǒng)半導(dǎo)體產(chǎn)業(yè)相兼容的器件結(jié)構(gòu)與工藝,就成為打破硅基器件極限的一個(gè)主要思路.本部分簡(jiǎn)單介紹TMDC邏輯集成器件方面的進(jìn)展.

4.1 邏輯集成電路

邏輯電路的性能和單芯片的集成度是發(fā)展微電子學(xué)的重要指標(biāo).因此,研究TMDC在邏輯電路和器件集成方面的應(yīng)用是十分有必要的.經(jīng)過(guò)研究者的不斷努力,基于二維TMDC的直接耦合場(chǎng)效應(yīng)晶體管邏輯電路(direct coupled field effect transistor logic,DCFL)[41,42,137,138]和CMOS邏輯電路[139?142]已經(jīng)取得一些突破.

4.1.1 DCFL邏輯電路

2011年,洛桑聯(lián)邦理工學(xué)院Kis等[41]首次利用二維MoS2晶體管實(shí)現(xiàn)了反相邏輯電路.該電路由兩個(gè)MoS2晶體管組成,具有良好的信號(hào)放大能力并能夠?qū)崿F(xiàn)一些基本的邏輯操作,圖10(a)展示了器件的基本結(jié)構(gòu)及其電壓傳輸曲線和增益曲線.由于基于MoS2的p-MOSFET的制作工藝尚不成熟,該邏輯電路由兩個(gè)基于二維MoS2的n-MOSFET組成,即所謂的DCFL電路.圖10(a)的電壓傳輸曲線顯示該器件具有優(yōu)秀的反相特性,此外,在±0.3 V的輸入電壓范圍下,反相器的輸出電壓變化快于輸入電壓的變化,這表明這一邏輯電路能夠用于信號(hào)的放大,這一邏輯電路的電壓增益達(dá)到超過(guò)4的最大值,這保證了基于二維MoS2的邏輯門(mén)陣列構(gòu)建的基本條件.

圖10 基于二維MoS2邏輯器件 (a)首個(gè)MoS2的反相器邏輯電路[41];(b)基于五級(jí)MoS2反相器級(jí)聯(lián)的環(huán)形振蕩器[42];(c)與p型材料集成制備的基于MoS2的CMOS反相器[141];(d)三維單片異質(zhì)集成的CMOS邏輯器件[143]Fig.10.Logic devices based on two-dimensional MoS2:(a)First logic inverter based on MoS2[41];(b)a fi vestage ring oscillator based on MoS2inverter[42];(c)CMOS inverter based on MoS2which is combined with p-type materials[141];(d)three-dimensional monolithic CMOS logic devices based on MoS2[143].

隨后,2012年,麻省理工學(xué)院Palacios等[42]在此基礎(chǔ)上,引入耗盡型的MoS2MOSFET作為DCFL電路的上拉有源負(fù)載.這項(xiàng)工作中,他們通過(guò)選擇Al(功函數(shù)4.08 eV)和Pd(功函數(shù)5.12—5.60 eV)實(shí)現(xiàn)了閾值電壓差值為0.76 V的耗盡型和增強(qiáng)型晶體管.與增強(qiáng)型晶體管相比,耗盡型晶體管具有較低的柵極開(kāi)啟電壓,這對(duì)DCFL電路十分有效.由于引進(jìn)了耗盡型的晶體管,該邏輯電路在較低的輸入電壓下即可完成狀態(tài)翻轉(zhuǎn),確保了整個(gè)集成電路具有統(tǒng)一的供電電壓Vdd.此外,利用輸入電壓和輸出電壓匹配這一優(yōu)點(diǎn),該工作進(jìn)一步地將多級(jí)反相器級(jí)聯(lián),制備出了基于DCFL的五級(jí)環(huán)形振蕩器,圖10(b)是該環(huán)形振蕩器的器件結(jié)構(gòu)以及輸出信號(hào)的功率譜.

作為復(fù)雜邏輯電路的代表,近期維也納技術(shù)大學(xué)Mueller等[43]利用MoS2實(shí)現(xiàn)了1位的微處理器.該處理器可以執(zhí)行存儲(chǔ)在外部存儲(chǔ)器中的用戶定義的程序,執(zhí)行邏輯操作并與其周邊進(jìn)行通信.此外,通過(guò)適當(dāng)?shù)牟⒙?lián)操作,這一處理器可以十分輕松地從1位設(shè)計(jì)擴(kuò)展到多位結(jié)構(gòu),從而實(shí)現(xiàn)更加復(fù)雜的邏輯操作.該微處理器總共由115個(gè)晶體管組成,這是迄今為止由二維材料制成的最復(fù)雜的電路,圖11(a)是該處理器的布局圖,圖11(b)給出了該微處理器的操作時(shí)序圖.從時(shí)序圖可以看出,這一微處理器可以有效地處理數(shù)據(jù)的讀寫(xiě)以及運(yùn)算操作.

圖11 基于MoS2的微處理器[43](a)MoS2微處理器的布局設(shè)計(jì);(b)MoS2微處理器的時(shí)序Fig.11.Microprocessor based on two-dimensional MoS2[43]:(a)Layout of MoS2microprocessor;(b)operation timing diagram of MoS2microprocessor.

4.1.2 CMOS邏輯電路

相比DCFL邏輯電路,CMOS邏輯電路的應(yīng)用更為廣泛,這是因?yàn)镃MOS結(jié)構(gòu)具有大的噪聲容限以及小的靜態(tài)功耗等優(yōu)點(diǎn).但由于MoS2,WS2等材料的p-MOSFET的制備過(guò)程尚不成熟,阻礙了其邁向邏輯集成電路的發(fā)展.因此有些研究者創(chuàng)新性地利用其他材料構(gòu)建p-MOSFET,再與基于MoS2的n-MOSFET結(jié)合實(shí)現(xiàn)CMOS邏輯電路.2013年,加州大學(xué)洛杉磯分校段鑲鋒等[139]通過(guò)垂直堆疊MoS2/石墨烯制備出垂直結(jié)構(gòu)的FET,進(jìn)一步利用Bi2Sr2Co2O8(BSCO)作為p型溝道材料制備出了垂直結(jié)構(gòu)的異質(zhì)CMOS邏輯反相器.在這種情況下,n型MOS器件仍保持很好的開(kāi)關(guān)特性,使得該電路系統(tǒng)具有約1.6的電壓增益,顯示了異質(zhì)CMOS邏輯電路的潛力.2015年,韓國(guó)廷世大學(xué)Im等[140]利用MoTe2作為p型溝道材料,與MoS2的n-MOSFET構(gòu)建了高性能的CMOS反相器.在該工作中,為了避免MoTe2的雙極性,他們引入具有高功函數(shù)的Pt作為源漏電極金屬.該反相器擁有約高達(dá)22的電壓增益,同時(shí)還具有很高的噪聲容限(NML≈0.35VDD,NMH≈0.39VDD).

構(gòu)建具有較低供電電壓的邏輯電路可以顯著降低功耗,但是與此同時(shí)保證電路的高增益對(duì)于MoS2CMOS邏輯電路是一個(gè)比較大的挑戰(zhàn). 2016年,早稻田大學(xué)的Takenobu等[141]通過(guò)在藍(lán)寶石襯底上結(jié)合WSe2p-MOSFET和MoS2n-MOSFET制備出了高達(dá)約110電壓增益的CMOS反相器,且供電電壓僅為2 V,如圖10(c)所示.該反相器的噪聲容限為NMH=0.42VDD以及NML=0.48VDD,十分逼近理想值(NMH=NML=0.5VDD).除了BSCO,MoTe2和WSe2之外,碳納米管[142]、黑磷[144,145]以及其他TMDC[146,147]等也被用來(lái)與MoS2構(gòu)建CMOS邏輯電路.這些方法為我們提供了思路,但由于p型材料與n型不一致,給工藝制備帶來(lái)了困難.2016年,加州大學(xué)伯克利分校Hu等[143]的工作為我們引入了新的方向,他們提出了一種所謂單片三維集成的方法,將p-MOS管與n-MOS垂直疊加,這不僅解決了工藝難題,而且進(jìn)一步提升了集成電路的集成度.圖10(d)中展示了利用三維單片集成的方法制備的CMOS反相器邏輯電路結(jié)構(gòu).這一方法進(jìn)一步打開(kāi)了通向二維MoS2通向高密度、超低電壓以及低功耗應(yīng)用的大門(mén).

4.2 存儲(chǔ)電路

構(gòu)建完整的集成電路系統(tǒng),除了具備用于邏輯運(yùn)算的功能模塊外,還需要存儲(chǔ)模塊,用于數(shù)據(jù)的寄存以及存儲(chǔ).目前,研究者已經(jīng)利用二維TMDC材料開(kāi)發(fā)出各種存儲(chǔ)電路,包括SRAM、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic random access memory,DRAM)以及非揮發(fā)性存儲(chǔ)器.

2012年,Palacios等[42]已經(jīng)利用兩個(gè)反相器相互驅(qū)動(dòng)構(gòu)建了一個(gè)簡(jiǎn)單的SRAM,但是缺少相應(yīng)的字選線以及讀寫(xiě)信號(hào).2015年,中國(guó)臺(tái)灣交通大學(xué)Chuang等[148]利用MoS2(n-MOS)和WSe2(p-MOS)構(gòu)建了完整的CMOS邏輯SRAM電路,如圖12(b)所示,并對(duì)這一電路進(jìn)行了完整的評(píng)估.該電路工作時(shí),表現(xiàn)出優(yōu)異的器件靜態(tài)特性以及優(yōu)越的穩(wěn)定性,這證明了單層TMDC材料可以很好地適用于低功耗的SRAM電路.

2016年,明尼蘇達(dá)大學(xué)Koester等[149]利用MoS2成功構(gòu)建了DRAM,如圖12(b)所示.并以此為基礎(chǔ)發(fā)現(xiàn)了MoS2MOSFET具有超低的漏電流,表明MoS2在低功耗電子領(lǐng)域的巨大應(yīng)用潛力.他們分別構(gòu)建了單晶體管/單電容DRAM以及雙晶體管的DRAM,其中雙晶體管的DRAM可以獲得超過(guò)1 s的保持時(shí)間.

電荷陷阱存儲(chǔ)器是典型的非易失存儲(chǔ)器,而高κ介質(zhì)由于其具有減少耦合串?dāng)_和較弱的電荷泄漏等優(yōu)點(diǎn),常被用作電荷陷阱層.除此之外,之前的研究證實(shí)高κ的電介質(zhì)可以有效地提高M(jìn)oS2的遷移率[64,78],因此陸續(xù)有利用高κ電介質(zhì)制備MoS2電荷陷阱存儲(chǔ)器的研究出現(xiàn).2016年,復(fù)旦大學(xué)周鵬等[150]利用多層MoS2和Al2O3/HfO2/Al2O3電荷陷阱柵疊層制備出了雙柵的電荷陷阱存儲(chǔ)器.圖12(c)是該器件結(jié)構(gòu)及性能,從圖中可以看出MoS2的電荷陷阱器件具有前所未有的高達(dá)約20 V的存儲(chǔ)窗口.而且背柵的存在使得該存儲(chǔ)窗口可以在15.6—21 V之間進(jìn)行有效的調(diào)節(jié).通過(guò)二維MoS2和傳統(tǒng)高κ電荷陷阱存儲(chǔ)器相結(jié)合,這項(xiàng)工作開(kāi)辟了新的實(shí)現(xiàn)高性能非揮發(fā)性器件的領(lǐng)域.

4.3 工藝集成

前面介紹了各種基于二維TMDC材料的邏輯電路和存儲(chǔ)電路,基本實(shí)現(xiàn)了數(shù)字邏輯電路所需要的電路結(jié)構(gòu).因此,如何與現(xiàn)行半導(dǎo)體工藝相結(jié)合是研究二維TMDC材料應(yīng)用于邏輯集成電路的新問(wèn)題.

2014年,Chen等[35]采用與CMOS相兼容的方法制備出了基于混合MoS2/Si溝道的三維FET器件,分別實(shí)現(xiàn)了混合MoS2和Si的Fin-FET器件以及納米線FET器件,器件結(jié)構(gòu)分別如圖13(a)所示.其中,該工作通過(guò)分別利用基于Si的p-MOSFET以及基于混合Si/MoS2的n-MOSFET來(lái)實(shí)現(xiàn)CMOS.進(jìn)一步,通過(guò)計(jì)算可以發(fā)現(xiàn)基于混合MoS2/Si的三維FET器件的電子遷移率主要由MoS2主導(dǎo),并達(dá)到了硅的電子遷移率的兩倍.而且相比于Si的Fin-FET器件,這種混合Si/MoS2溝道的Fin-FET器件,能夠顯著提高器件的開(kāi)態(tài)電流.這極大地提升了在更小尺寸下Si晶體管的性能極限.

圖12 存儲(chǔ)器件 (a)SRAM邏輯結(jié)構(gòu)(基于CMOS邏輯)[148];(b)DRAM邏輯結(jié)構(gòu)、器件結(jié)構(gòu)及特性[149];(c)電荷陷阱閃存器件結(jié)構(gòu)及性能[150]Fig.12.Memory devices microprocessor based on two-dimensional MoS2[148]:(a)SRAM device based on MoS2;(b)DRAM device based on MoS2[149];(c)charge trap nonvolatile memory device based on MoS2[150].

隨后,2015年,該團(tuán)隊(duì)通過(guò)在背柵上沉積氧化層(back gate oxide,BGO),后再利用與CMOS兼容的CVD方法在BGO上保形沉積多層MoS2[151].并且利用氫氣等離子體對(duì)MoS2進(jìn)行處理,該器件有效地降低了串聯(lián)電阻,結(jié)構(gòu)如圖13(b)所示.利用2 nm的BGO背柵調(diào)控4 nm厚的MoS2,使得該器件在1.2 V的背柵電壓下閾值電壓即可產(chǎn)生0.5 V的偏移,從圖13(b)可以看出閾值電壓隨著背柵電壓的改變而變化.這表明可以通過(guò)BGO柵極實(shí)現(xiàn)對(duì)器件進(jìn)行動(dòng)態(tài)的配置,使其可以滿足高性能或低功耗的不同需求.

如何可控地進(jìn)行MoS2的CVD生長(zhǎng)一直是限制MoS2邁向?qū)嶋H應(yīng)用的重要因素.2016年,該團(tuán)隊(duì)通過(guò)在襯底上沉積多晶硅,而后刻蝕出V形溝道區(qū)域,留下部分作為源漏電極(如圖13(c)左圖所示)[36].之后利用多晶硅源漏電極邊緣作為CVD生長(zhǎng)MoS2的種子層,可以保證在整個(gè)晶圓片上的任意溝道區(qū)域上沉積MoS2.通過(guò)這一方法,該工作成功構(gòu)建了一個(gè)U形的MOSFET器件,如圖13(c)中的轉(zhuǎn)移特性曲線所示.更為關(guān)鍵的是這一工作實(shí)現(xiàn)了基于MoS2的p-MOSFET器件.由于可以在整個(gè)晶圓片上制備CVD MoS2,并實(shí)現(xiàn)p-MOS,該工作有效地推進(jìn)了MoS2與傳統(tǒng)CMOS工藝的結(jié)合,為MoS2的最終應(yīng)用奠定了有益的基礎(chǔ).

圖13 MoS2與硅的異質(zhì)集成 (a)混合Si/MoS2Fin-FET[35];(b)BGO動(dòng)態(tài)配置型FET[151];(c)p型V形MoS2FET器件[36]Fig.13.Heterogeneous integration device of MoS2and Si:(a)Hybrid;(b)MoS2FET with the dynamic configuration of BGO[151];(c)V shape MoS2FET device with p-type property[36].

5 總結(jié)與展望

二維TMDC獨(dú)特的電子排布和原子結(jié)構(gòu)決定著其優(yōu)異的電學(xué)、光學(xué)、催化等物理化學(xué)性能,在新型電子器件、能源存儲(chǔ)以及催化反應(yīng)中均展現(xiàn)了極高的應(yīng)用潛力.當(dāng)前針對(duì)二維TMDC的電子器件研究主要集中在電子輸運(yùn)機(jī)理、晶體管性能提高以及邏輯集成等幾個(gè)方面.本文從材料的微觀參數(shù)層面解讀了限制載流子輸運(yùn)的主要散射機(jī)理以及減少抑制散射的方法;分析了金屬-半導(dǎo)體接觸對(duì)器件性能的影響,以及目前有效降低TMDC接觸電阻的工藝手段;進(jìn)一步從邏輯器件、存儲(chǔ)器件到功能化微處理器等方面綜述了當(dāng)前TMDC邏輯集成器件以及電路的研究進(jìn)展.根據(jù)最新的研究進(jìn)展,二維半導(dǎo)體TMDC材料在微電子器件領(lǐng)域已經(jīng)表現(xiàn)出超越傳統(tǒng)硅材料的優(yōu)勢(shì),比如亞10 nm溝道器件的制備[31,152?154],克服了硅材料無(wú)法逾越的短溝道效應(yīng).因此,二維TMDC材料在邏輯集成器件應(yīng)用領(lǐng)域,仍具有十分巨大的潛力.我們認(rèn)為該領(lǐng)域未來(lái)的研究主要方向有以下3點(diǎn).

1)當(dāng)前基于二維半導(dǎo)體TMDC晶體管的性能還不能夠全面超越硅基器件.雖然在相同尺寸(厚度)下,TMDC表現(xiàn)出高開(kāi)關(guān)比、高遷移率的優(yōu)勢(shì),但其電流密度、接觸電阻還存在一定的差距.探索新的材料工藝手段、結(jié)合鐵電、高κ等新型介電材料的優(yōu)勢(shì)實(shí)現(xiàn)高驅(qū)動(dòng)電流、低功耗的TMDC晶體管,以及實(shí)現(xiàn)對(duì)材料可控?fù)诫s均是當(dāng)前器件領(lǐng)域亟需解決的問(wèn)題.

2)雖然CVD等方法可以合成大面積TMDC,但材料質(zhì)量和均勻性離芯片級(jí)的要求還有很大差距,并存在工藝成本高、重復(fù)性差等問(wèn)題.探索低成本、高質(zhì)量、大面積的高效合成方法是推動(dòng)TMDC器件應(yīng)用的重要課題.

3)當(dāng)前TMDC已經(jīng)被證明可以硅基集成,表現(xiàn)出良好的硅基工藝兼容性,下一步需要降低工藝對(duì)材料和器件性能的影響、提高良率和集成度.

盡管TMDC電子器件具備傳統(tǒng)體材料晶體管無(wú)法比擬的巨大優(yōu)勢(shì),其相關(guān)研究在過(guò)去幾年取得了眾多進(jìn)展,吸引了來(lái)自學(xué)術(shù)界以及Samsung,IBM,TSMC等眾多工業(yè)界公司的關(guān)注,但目前研究大多依舊是在以高校和研究所所代表的學(xué)術(shù)界內(nèi)完成的,雖然工業(yè)界對(duì)于這些新型二維材料非常關(guān)注,但是尚未投入大量的研發(fā)經(jīng)費(fèi)以幫助這些材料走向產(chǎn)業(yè)應(yīng)用,主要原因之一是目前報(bào)道的器件性能距離材料本征性能以及ITRS的要求仍有一定的差距,無(wú)法滿足5 nm節(jié)點(diǎn)以下的技術(shù)要求.中國(guó)作為全球最大的電子產(chǎn)品制造與消費(fèi)國(guó),近年來(lái)在全球半導(dǎo)體行業(yè)發(fā)展速度趨緩的大背景下,唯獨(dú)中國(guó)市場(chǎng)保持一枝獨(dú)秀,多年來(lái)市場(chǎng)需求使得中國(guó)半導(dǎo)體行業(yè)在未來(lái)很長(zhǎng)時(shí)期內(nèi)可以保持持續(xù)增長(zhǎng).同時(shí),國(guó)家產(chǎn)業(yè)規(guī)劃以及民族產(chǎn)業(yè)發(fā)展均顯示出突破歐美韓壟斷半導(dǎo)體核心技術(shù)的渴求,而新材料研發(fā)與應(yīng)用有望成為我國(guó)半導(dǎo)體產(chǎn)業(yè)實(shí)現(xiàn)彎道超車的突破點(diǎn).未來(lái)國(guó)家層面上研發(fā)經(jīng)費(fèi)投入以及學(xué)術(shù)界與產(chǎn)業(yè)界的產(chǎn)學(xué)研結(jié)合有望使得當(dāng)前二維半導(dǎo)體器件眾多懸而未決的問(wèn)題得以解決,并將新型器件推廣至產(chǎn)業(yè)應(yīng)用的層面.

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[108]Kang J,Sarkar D,Liu W,Jena D,Banerjee K 2012Electron Devices Meeting(IEDM),2012 IEEE InternationalSan Francisco,USA,December 10–13,2012 p17.4.1

[109]Kang J H,Liu W,Sarkar D,Jena D,Banerjee K 2014Phys.Rev.X4 031005

[110]Liu W,Sarkar D,Kang J,Cao W,Banerjee K 2015ACS Nano9 7904

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[112]Yang L,Majumdar K,Liu H,Du Y,Wu H,Hatzistergos M,Hung P Y,Tieckelmann R,Tsai W,Hobbs C,Ye P D 2014Nano Lett.14 6275

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[116]Zhao P,Kiriya D,Azcatl A,Zhang C,Tosun M,Liu Y S,Hettick M,Kang J S,McDonnell S,Santosh K C,Guo J,Cho K,Wallace R M,Javey A 2014ACS Nano8 10808

[117]Kiriya D,Tosun M,Zhao P,Kang J S,Javey A 2014J.Am.Chem.Soc.136 7853

[118]Rai A,Valsaraj A,Movva H C,Roy A,Ghosh R,Sonde S,Kang S,Chang J,Trivedi T,Dey R,Guchhait S,Larentis S,Register L F,Tutuc E,Banerjee S K 2015Nano Lett.15 4329

[119]Mcclellan C J,Yalon E,Smithe K K H,Suryavanshi S V,Pop E 2017Device Research Conference(DRC),2017 75th AnnualSouth Bend,USA,June 25–28,2017 p1

[120]Liu H,Si M,Deng Y,Neal A T,Du Y,Najmaei S,Ajayan P M,Lou J,Ye P D 2014ACS Nano8 1031

[121]Baugher B W,Churchill H O,Yang Y,Jarillo-Herrero P 2013Nano Lett.13 4212

[122]Guo Y,Han Y,Li J,Xiang A,Wei X,Gao S,Chen Q 2014ACS Nano8 7771

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[125]English C D,Shine G,Dorgan V E,Saraswat K C,Pop E 2016Nano Lett.16 3824

[126]Wang J,Yao Q,Huang C W,Zou X,Liao L,Chen S,Fan Z,Zhang K,Wu W,Xiao X,Jiang C,Wu W W 2016Adv.Mater.28 8302

[127]Kappera R,Voiry D,Yalcin S E,Jen W,Acerce M,Torrel S,Branch B,Lei S D,Chen W B,Najmaei S,Lou J,Ajayan P M,Gupta G,Mohite A D,Chhowalla M 2014APL Mater.2 092516

[128]Lee G H,Cui X,Kim Y D,Arefe G,Zhang X,Lee C H,Ye F,Watanabe K,Taniguchi T,Kim P,Hone J 2015ACS Nano9 7019

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[130]Stokbro K,Engelund M,Blom A 2012Phys.Rev.B85 165442

[131]Chuang H J,Tan X,Ghimire N J,Perera M M,Chamlagain B,Cheng M M,Yan J,Mandrus D,Tomanek D,Zhou Z 2014Nano Lett.14 3594

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[133]Dankert A,Langouche L,Kamalakar M V,Dash S P 2014ACS Nano8 476

[134]Chen J R,Odenthal P M,Swartz A G,Floyd G C,Wen H,Luo K Y,Kawakami R K 2013Nano Lett.13 3106

[135]Lee S,Tang A,Aloni S,Wong H S 2016Nano Lett.16 276

[136]Cui X,Shih E M,Jauregui L A,Chae S H,Kim Y D,Li B,Seo D,Pistunova K,Yin J,Park J H,Choi H J,Lee Y H,Watanabe K,Taniguchi T,Kim P,Dean C R,Hone J C 2017Nano Lett.17 4781

[137]Yu L,Lee Y H,Ling X,Santos E J,Shin Y C,Lin Y,Dubey M,Kaxiras E,Kong J,Wang H,Palacios T 2014Nano Lett.14 3055

[138]Amani M,Burke R A,Proie R M,Dubey M 2015Nanotechnology26 115202

[139]Yu W J,Li Z,Zhou H,Chen Y,Wang Y,Huang Y,Duan X 2013Nat.Mater.12 246

[140]Pezeshki A,Hosseini Shokouh S H,Jeon P J,Shackery I,Kim J S,Oh I K,Jun S C,Kim H,Im S 2016ACS Nano10 1118

[141]Pu J,Funahashi K,Chen C H,Li M Y,Li L J,Takenobu T 2016Adv.Mater.28 4111

[142]Huang J,Somu S,Busnaina A 2012Nanotechnology23 335203

[143]Sachid A B,Tosun M,Desai S B,Hsu C Y,Lien D H,Madhvapathy S R,Chen Y Z,Hettick M,Kang J S,Zeng Y,He J H,Chang E Y,Chueh Y L,Javey A,Hu C 2016Adv.Mater.28 2547

[144]Liu H,Neal A T,Zhu Z,Luo Z,Xu X,Tomanek D,Ye P D 2014ACS Nano8 4033

[145]Su Y,Kshirsagar C U,Robbins M C,Haratipour N,Koester S J 20162d Mater.3 011006

[146]Jeon P J,Kim J S,Lim J Y,Cho Y,Pezeshki A,Lee H S,Yu S,Min S W,Im S 2015ACS Appl.Mater.Inter.7 22333

[147]Cho A J,Park K C,Kwon J Y 2015Nanoscale Res.Lett.10 115

[148]Yu C H,Fan M L,Yu K C,Hu V P H,Su P,Chuang C T 2016IEEE Trans.Electron Dev.63 625

[149]Kshirsagar C U,Xu W,Su Y,Robbins M C,Kim C H,Koester S J 2016ACS Nano10 8457

[150]Zhang E,Wang W,Zhang C,Jin Y,Zhu G,Sun Q,Zhang D W,Zhou P,Xiu F 2015ACS Nano9 612

[151]Chen M C,Li K S,Li L J,Lu A Y,Li M Y,Chang Y H,Lin C H,Chen Y J,Hou Y F,Chen C C 2015Electron Devices Meeting(IEDM),2015 IEEE InternationalWashington,DC,USA,December 7–9,2015 p32.2.1

[152]Xu K,Chen D,Yang F,Wang Z,Yin L,Wang F,Cheng R,Liu K,Xiong J,Liu Q,He J 2017Nano Lett.17 1065

[153]Nourbakhsh A,Zubair A,Sajjad R N,Tavakkoli K G A,Chen W,Fang S,Ling X,Kong J,Dresselhaus M S,Kaxiras E,Berggren K K,Antoniadis D,Palacios T 2016Nano Lett.16 7798

[154]Xie L,Liao M,Wang S,Yu H,Du L,Tang J,Zhao J,Zhang J,Chen P,Lu X,Wang G,Xie G,Yang R,Shi D,Zhang G 2017Adv.Mater.2017 1702522

PACS:85.35.–p,73.40.Cg,85.30.Tv,78.40.Fy DOI:10.7498/aps.66.218503

*Project support by the National Natural Science Foundation of China(Grant Nos.61325020,61521001)and the National Basic Research Program of China(Grant Nos.2013CBA01604,2015CB351900).

?Corresponding author.E-mail:xrwang@nju.edu.cn

Logical integration device for two-dimensional semiconductor transition metal sul fi de?

Li Wei-Sheng Zhou Jian Wang Han-Chen Wang Shu-Xian Yu Zhi-Hao Li Song-Lin Shi YiWang Xin-Ran?

(National Laboratory of Solid State Microstructures,Collaborative Innovation Center of Advanced Microstructures,School of Electronic Science and Engineering,Nanjing University,Nanjing 210093,China)

d 11 September 2017;revised manuscript

3 October 2017)

The semiconductor industry has experienced exponential growth for more than 50 years,following the Moore’s Law.However,traditional microelectronic devices are currently facing challenges such as high energy consumption and the short-channel effect.As an alternative,two-dimensional layered materials show the ability to restrain the carriers in a 1 nm physical limit,and demonstrate high electron mobility,mutable bandgap,and topological singularity,which will hopefully give birth to revolutionary changes in electronics.The transition metal dichalcogenide(TMDC)is regarded as a prospective candidate,since it has a large bandgap(typically about 1–2 eV for a monolayer)and excellent manufacture compatibility.Here in this paper,we review the most recent progress of two-dimensional TMDC and achievements in logic integration,especially focusing on the following key aspects:charge transport,carrier mobility,contact resistance and integration.We also point out the emerging directions for further research and development.

transition metal dichalcogenides, field-effect transistors,mobility,logic integration

微電子器件沿摩爾定律持續(xù)發(fā)展超過(guò)50年,正面臨著高功耗等挑戰(zhàn).二維層狀材料可以將載流子限制在界面1 nm的空間內(nèi),部分材料展現(xiàn)出高遷移率、能帶可調(diào)、拓?fù)淦娈愋缘忍攸c(diǎn),有望給“后摩爾時(shí)代”微電子器件帶來(lái)新的技術(shù)變革.其中,以MoS2為代表的過(guò)渡金屬硫化物具有1—2 eV的帶隙、良好的空氣穩(wěn)定性和工藝兼容性,在邏輯集成方面有巨大潛力.本文綜述了二維過(guò)渡金屬硫化物在邏輯器件領(lǐng)域的研究進(jìn)展,重點(diǎn)討論電子輸運(yùn)機(jī)理、遷移率、接觸電阻等關(guān)鍵問(wèn)題及集成技術(shù)的現(xiàn)狀,并為今后的發(fā)展指出了方向.

10.7498/aps.66.218503

?國(guó)家自然科學(xué)基金(批準(zhǔn)號(hào):61325020,61521001)和國(guó)家重點(diǎn)基礎(chǔ)研究發(fā)展計(jì)劃(批準(zhǔn)號(hào):2013CBA01604,2015CB351900)資助的課題.

?通信作者.E-mail:xrwang@nju.edu.cn

?2017中國(guó)物理學(xué)會(huì)Chinese Physical Society