張 帥，劉 勇，李 艷，劉 鑫

(武漢第二船舶設(shè)計(jì)研究所，湖北 武漢 430064)

0 引 言

由于在通信世界不同的標(biāo)準(zhǔn)和協(xié)議的快速進(jìn)化，靈活性和適應(yīng)性已成為現(xiàn)代通信系統(tǒng)的最重要特征，為此，在過(guò)去的幾年里，高效的硬件架構(gòu)能夠支持不同的標(biāo)準(zhǔn)設(shè)計(jì)和多個(gè)無(wú)線協(xié)議，已經(jīng)獲得了極大的關(guān)注[1]。伴隨著半導(dǎo)體技術(shù)、模擬集成電路和信號(hào)處理技術(shù)的高速發(fā)展，模擬芯片和印制板電路制作工藝的飛速提升，近些年射頻和中頻濾波器，LNA和ADC各項(xiàng)關(guān)鍵參數(shù)都有大幅度優(yōu)化，為進(jìn)一步改善傳統(tǒng)接收機(jī)電路的模擬前端鏈路提供了可靠的技術(shù)支持[2]。

隨著潛艇衛(wèi)星通信需求的高速發(fā)展，目前星地間通信的數(shù)據(jù)傳輸速率需進(jìn)一步提升，使得潛艇超高頻衛(wèi)星通信的接收技術(shù)面臨嚴(yán)峻挑戰(zhàn)[3]。HDR解調(diào)接收技術(shù)廣泛應(yīng)用于潛艇的衛(wèi)星通信、導(dǎo)航和測(cè)控通信網(wǎng)中，近些年，720 Mbps和1.2 Gbps中頻的解調(diào)接收系統(tǒng)正在研究或?qū)嶒?yàn)。本文主要針對(duì)傳統(tǒng)的HDR系統(tǒng)前端模擬鏈路的關(guān)鍵技術(shù)提出自己的研究結(jié)果和優(yōu)化。

傳統(tǒng)的解調(diào)接收系統(tǒng)結(jié)構(gòu)框圖如圖1所示，該方案由3部分組成：射頻下變頻器、中頻模擬信號(hào)調(diào)理和FPGA平臺(tái)下的數(shù)字下變頻器設(shè)計(jì)。射頻下變頻器主要功能是將C/X/Ka/Ku波段的潛用衛(wèi)星信號(hào)由天線接收到的下變頻器中，下變頻得到期望的中頻信號(hào)，這部分獨(dú)立出來(lái)，組成了射頻下變頻器。傳統(tǒng)的衛(wèi)星通信中，下變頻后的數(shù)據(jù)傳輸速率一般不超過(guò)375 Mbps，后端的模擬信號(hào)鏈路和數(shù)字信號(hào)處理也基于此傳輸數(shù)據(jù)率。然而，近些年更高速率的衛(wèi)星通信的研究中，需要在傳統(tǒng)的關(guān)鍵技術(shù)上做適合更高速率傳輸?shù)难芯亢蛢?yōu)化。第2部分和第3部分組成HDR解調(diào)器系統(tǒng)（本文的研究主要集中于這2個(gè)部分中的模擬信號(hào)鏈路的研究和優(yōu)化），IF信號(hào)通過(guò)專用同軸線接口SMA/BNC連接入第2部分的模擬前端信號(hào)調(diào)理電路，針對(duì)不同衛(wèi)星下變頻器的輸出IF信號(hào)，LNA單元做固定增益的調(diào)理，以單端信號(hào)或差分信號(hào)的形式送入的ADC，完成IF信號(hào)的采樣。傳統(tǒng)接收機(jī)中，ADC效果比較依賴于RF下變頻器IF信號(hào)的功率和信噪比，易造成信號(hào)幅度過(guò)低，分辨率差和信號(hào)飽和失真等問(wèn)題。另外，由固定增益放大器和ADC構(gòu)成的模擬信號(hào)鏈路也存在信號(hào)帶寬較窄，抗干擾能力差等缺點(diǎn)。第3部分：采樣后的信號(hào)進(jìn)入基于可編程邏輯陣列 （FPGA）平臺(tái)的DDC處理模塊中。傳統(tǒng)的DDC系統(tǒng)由本地振蕩器（NCO）、混頻器、濾波器和半帶濾波器（FIR&HBF）以及抽取器（CIC）組成，其主要作用：把中頻信號(hào)變?yōu)榱阒蓄l信號(hào)，同時(shí)降低采樣率，從頻譜上看，數(shù)字下變頻將ADC采樣后信號(hào)從中頻變換到基帶。這樣的處理由兩步完成：首先是將輸入信號(hào)與正交載波相乘，然后進(jìn)行數(shù)字濾波濾除不需要的頻率分量。NCO、混頻器、數(shù)字濾波器速率要等于采樣率，采樣率低于600 MHz，很難實(shí)時(shí)的在FPGA中進(jìn)行處理[4]。

1 HDR 接收機(jī)系統(tǒng)結(jié)構(gòu)

本文針對(duì)最近提出的720 Mbps和1.2 Gbps中頻的衛(wèi)星解調(diào)接收系統(tǒng)提出一種模擬信號(hào)鏈路關(guān)鍵技術(shù)的優(yōu)化方案。圖2為本文解調(diào)接收系統(tǒng)的設(shè)計(jì)方案圖。相對(duì)于傳統(tǒng)接收機(jī)的3個(gè)部分比較，第1部分的前端中頻信號(hào)從 375 MHz 提升到 720 MHz 和 1.2 GHz，第3部分基于FPGA的處理平臺(tái)同時(shí)處理2個(gè)通道和，第2部分模擬信號(hào)鏈路為本文提出的一種優(yōu)化方案。該方案由BPF，VGA，LNA和高速ADC實(shí)現(xiàn)IF信號(hào)的自動(dòng)增益控制、帶通濾波和高速ADC采集。

2 幾種 HDR 前端模擬信號(hào)鏈路方案

針對(duì)RF下變頻器的IF輸出頻率為720±200 MHz或 1.2 GHz±300 MHz，阻抗 50 Ω，第 1 種方案，也是目前采用較多的方案為使用RF/IF固定增益放大器，例如ADL5542，內(nèi)部集成信道阻抗匹配電路和20 dB固定增益放大電路，該方案結(jié)構(gòu)簡(jiǎn)潔，幅頻特性良好，從 500 MHz 到 1.5 GHz 帶內(nèi)波動(dòng)僅不到 1 dB，但該方案的缺陷也是致命的，因?yàn)樵摲桨覆荒莒`活調(diào)節(jié)IF信號(hào)的幅度，容易造成IF信號(hào)幅度過(guò)低、分辨率差和信號(hào)飽和失真等問(wèn)題，對(duì)后級(jí)的ADC采樣和FPGA處理產(chǎn)生不可恢復(fù)的影響。第2種方案，可以使用分立式的AGC模塊，能根據(jù)輸入信號(hào)電壓的大小，自動(dòng)調(diào)整模塊的增益，使得模塊的輸出電壓保持在ADC的最佳輸入功率范圍內(nèi)。其機(jī)構(gòu)框圖如圖3所示：核心模塊為電壓信號(hào)調(diào)節(jié)的可控增益放大器，該電壓信號(hào)由電平檢測(cè)器（峰值檢波電路）、低通濾波器、直流放大器、電壓比較器和控制電壓產(chǎn)生器組成的環(huán)路自動(dòng)生成。

圖 1 傳統(tǒng)解調(diào)接收系統(tǒng)Fig. 1 Traditional demodulation receiving system

圖 2 本文解調(diào)接收系統(tǒng)Fig. 2 This paper's demodulation receiving system

圖 3 分立式 AGC 結(jié)構(gòu)框圖Fig. 3 Structure diagram of discrete AGC

針對(duì)前2種方案的優(yōu)缺點(diǎn)，本文提出一種新的模擬信道調(diào)理方案，如圖2中模擬信號(hào)鏈路的設(shè)計(jì)所示，該方案結(jié)構(gòu)復(fù)雜度具有類似于方案1的優(yōu)勢(shì)，優(yōu)化了方案2的幅頻特性抖動(dòng)和不同增益下一致性差的問(wèn)題，同時(shí)實(shí)現(xiàn)了自動(dòng)增益控制，較好地解決了方案1中因IF信號(hào)幅度不可靈活控制造成的一系列影響。此外，該方案具有增益動(dòng)態(tài)范圍廣、調(diào)理響應(yīng)速度快、功耗低、噪聲抑制效果良好的優(yōu)點(diǎn)。

為了支持雙通道衛(wèi)星數(shù)據(jù)的同步解調(diào)，該方案采用2種不同中心頻率和頻寬的BPF，處理2個(gè)通道的IF信號(hào)，就一個(gè)通道來(lái)講，IF信號(hào)進(jìn)入HDR解調(diào)系統(tǒng)時(shí)，先經(jīng)過(guò)一級(jí)BPF濾除低頻分量和高頻干擾，然后到下級(jí)數(shù)字式程控可變?cè)鲆娣糯笃鳎╒GA），其增益由FPGA信號(hào)處理端控制，實(shí)現(xiàn)25 dB增益調(diào)節(jié)，再進(jìn)入到下級(jí)低噪聲放大器（LNA）實(shí)現(xiàn)固定增壓20 dB調(diào)理，然后再經(jīng)過(guò)VGA和BPF，濾除前端模擬鏈路引入的高頻噪聲和外界干擾，最后通過(guò)單端轉(zhuǎn)差分的30～1 800 MHz的RF變壓器，以差分信號(hào)的形式進(jìn)入到雙通道8-bit ADC端，該ADC支持雙通道同時(shí)采樣，因?yàn)槠鋬?nèi)部有采樣保持單元，其最高速度可以達(dá)到1.7 Gbps，在選擇單通道采樣的情況下最高可以達(dá)到3.4 Gbps。采樣后的數(shù)字信號(hào)在ADC內(nèi)部做了1:2的降速并以32對(duì)差分LVDS信號(hào)對(duì)的電平模式送給FPGA端?？紤]到這32對(duì)LVDS信號(hào)最高傳輸速率仍然會(huì)在1.5 Gbps左右，為了保持信號(hào)同步和較低的串?dāng)_，在PCB布板時(shí)以差分的蛇形等長(zhǎng)線進(jìn)入到FPGA處理平臺(tái)，并針對(duì)其傳輸線設(shè)計(jì)100 Ω的特征阻抗，與FPGA的差分Bank接收端更好地匹配。該方案的示意電路圖如圖4所示。

通過(guò)對(duì)3種模擬信號(hào)鏈路的PCB電路板的實(shí)際測(cè)試和數(shù)據(jù)分析得出模擬信號(hào)鏈路的關(guān)鍵指標(biāo)，圖5給出了3種方案的幅頻特性響應(yīng)曲線的對(duì)比圖，保持輸入信號(hào)為–10 dBm，頻率從 500 MHz～1.6 GHz掃頻，得出3種方案的增益值，并在Matlab中做仿真對(duì)比?？梢悦黠@看出，方案1的曲線在帶內(nèi)平坦度最好，只有1.7 dB；其次，方案3的帶內(nèi)平臺(tái)度也比較良好，特別是所考慮 720±200 MHz或 1.2 GHz±300 MHz 的帶寬范圍內(nèi)，其波動(dòng)均小于0.73 dB或2.07 dB；方案2的帶內(nèi)波動(dòng)最大，而且波動(dòng)規(guī)律比較雜亂，在720±200 MHz 或 1.2 GHz±300 MHz的帶寬范圍內(nèi)，其波動(dòng)為 4.1 dB或3.9 dB。從頻譜響應(yīng)上說(shuō)，方案3克服了方案1幅度不可自動(dòng)調(diào)節(jié)的缺陷，同時(shí)優(yōu)化了方案2中存在的不可容忍的帶內(nèi)抖動(dòng)，是最適合HDR解調(diào)系統(tǒng)的模擬信號(hào)鏈路。

圖 4 本文提出的一種新的模擬信道調(diào)理方案圖Fig. 4 New scheme diagram of analog channel conditioning in this paper

圖 5 三種方案的幅頻特性曲線對(duì)比圖Fig. 5 The amplitude-frequency characteristics of these three schemes

對(duì)于HDR解調(diào)系統(tǒng)來(lái)講，不同增益下的響應(yīng)曲線的一致性也極為關(guān)鍵，圖6給出了方案3在不同增益情況下的幅頻特性響應(yīng)曲線，設(shè)置不同功率的輸入信號(hào)，從–5 dB～50 dB設(shè)置模擬前端的增益，頻率從500 MHz～1.6 GHz掃頻，并將獲取到的數(shù)據(jù)在Matlab上仿真，可以明顯看出該方案各個(gè)增益值下能夠保持良好的一致性，并得出結(jié)論，實(shí)測(cè)動(dòng)態(tài)范圍最大可以達(dá)到55 dB，各個(gè)增益下響應(yīng)一致性好。

圖 6 方案3下不同增益下的幅頻特性曲線圖Fig. 6 Amplitude-frequency characteristic curves under different gain in the third scheme

在無(wú)線通信中由于氣候、環(huán)境、距離等各種因素的影響，接收到的信號(hào)幅度隨機(jī)起伏變化，為了更好地調(diào)理模擬前端的信號(hào)，鏈路需要具有快速響應(yīng)特性的AGC。圖7和圖8給出了方案2和方案3的響應(yīng)時(shí)間對(duì)比圖，兩者有很大的區(qū)別。方案2響應(yīng)時(shí)間長(zhǎng)，實(shí)測(cè)28 μs，有個(gè)明顯的調(diào)整信號(hào)輸出的過(guò)程，該過(guò)程是方案2內(nèi)部的峰值檢波電路、電壓比較器和控制電壓產(chǎn)生器互相適應(yīng)的必然結(jié)果。而方案3由FPGA直接給出數(shù)字信號(hào)進(jìn)行增益控制，靈敏度高，響應(yīng)時(shí)間僅為7 ns，相比方案2更具優(yōu)勢(shì)。

圖 7 方案 2 AGC 響應(yīng)時(shí)間測(cè)試Fig. 7 Respond time of AGC in the second scheme

圖 8 方案 2 AGC 響應(yīng)時(shí)間測(cè)試Fig. 8 Respond time of AGC in the third scheme

3 高速 PCB 制作關(guān)鍵點(diǎn)的探究

模擬信號(hào)鏈路的阻抗設(shè)計(jì)是信號(hào)完整性的關(guān)鍵，任何阻抗突變都會(huì)引起信號(hào)的反射和失真。微帶線的特征阻抗為：

關(guān)鍵信號(hào)鏈路的PCB布線對(duì)阻抗匹配非常重要，圖9為針對(duì)2種布線的TDR仿真，R布線的阻抗幾乎沒(méi)有什么變化。因此，在試驗(yàn)PCB上，模擬信號(hào)鏈路均采用R布線，減弱因阻抗變化而引起不確定的信號(hào)反射。

圖 9 使用 90°布線和 R 布線不同阻抗的 TDR 仿真Fig. 9 TDR simulation of different using 90 ° and R wiring

在制作試驗(yàn)PCB板時(shí)，著重考慮了電源回路和信號(hào)地分割對(duì)模擬鏈路信號(hào)的影響[6–7]。放大器和BPF構(gòu)成的模擬鏈路的供電回路與ADC數(shù)字端供電以及FPGA其他供電回路在電路板的空間布局和電流路徑彼此獨(dú)立，并在電源模塊端單點(diǎn)共地。為了取得較好的測(cè)試效果，采用蜂窩屏蔽殼和全屏蔽處理[8–9]，并設(shè)計(jì)子母板的結(jié)構(gòu)，盡量降低外界環(huán)境和供電電源之間的干擾，最后圖10給出了試驗(yàn)用的2個(gè)驗(yàn)證模擬信號(hào)鏈路的PCB，分別是本文所描述的方案2（下半部分）和方案3（上半部分）的實(shí)物圖。

圖 10 方案 2 和方案 3 的實(shí)物圖Fig. 10 Physical pictures of the two schemes

4 結(jié) 語(yǔ)

本文提出并實(shí)現(xiàn)了一種高動(dòng)態(tài)范圍，快響應(yīng)速度，噪聲抑制效果好的模擬信號(hào)鏈路優(yōu)化方案。通過(guò)陶瓷帶通濾波器（BPF）模塊，數(shù)字式程控可變?cè)鲆娣糯笃鳎╠igital control variable gain amplifier，VGA），低噪聲放大器（LNA），RF/IF固定增壓放大單元和1.7 GHz高輸入帶寬的模數(shù)轉(zhuǎn)換器（ADC），實(shí)現(xiàn)了對(duì)720 MHz和1.2 GHz中頻模擬信號(hào)采樣，調(diào)理和全自動(dòng)增益控制（AGC）。該方案能自動(dòng)、快速實(shí)現(xiàn)增益控制，動(dòng)態(tài)范圍廣，通帶范圍內(nèi)各個(gè)增益點(diǎn)的幅頻特性好、功耗低、噪聲抑制效果良好。此外，該方案可以推廣到衛(wèi)星寬帶信號(hào)接收，無(wú)線通信系統(tǒng)的信號(hào)檢測(cè)、調(diào)制、解調(diào)和識(shí)別等相關(guān)應(yīng)用的前端模擬鏈中。

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