謝四雄 李克儉 蔡啟仲 潘紹明

摘要

本文應(yīng)用FPGA自主設(shè)計(jì)浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)，根據(jù)單精度浮點(diǎn)數(shù)的特點(diǎn)，設(shè)計(jì)了其存儲(chǔ)格式，采用模塊化設(shè)計(jì)方式設(shè)計(jì)了浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)的組成結(jié)構(gòu)，該系統(tǒng)可以根據(jù)運(yùn)算指令要求的精度、數(shù)據(jù)來(lái)源方式、操作數(shù)個(gè)數(shù)進(jìn)行加、減、乘、除運(yùn)算。設(shè)計(jì)的系統(tǒng)采用Altera公司的EP4CE115F23I7N芯片實(shí)現(xiàn)，該芯片的時(shí)鐘頻率為48MHz，設(shè)置運(yùn)算系統(tǒng)運(yùn)行頻率為192MHz，并通過(guò)仿真測(cè)試可知，設(shè)計(jì)的浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)滿(mǎn)足各種運(yùn)算要求，運(yùn)算系統(tǒng)僅占用了FPGA芯片總邏輯單元的18%，片內(nèi)存儲(chǔ)器使用量占用了不到1%。

【關(guān)鍵詞】FPGA 單精度浮點(diǎn)運(yùn)算 模塊化 系統(tǒng)

FPGA近年來(lái)在體系結(jié)構(gòu)、技術(shù)水平和持續(xù)改進(jìn)的設(shè)計(jì)方面進(jìn)行了提高和完善，彌補(bǔ)了專(zhuān)用處理器靈活性不足之處，F(xiàn)PGA的容量、速度和資源已經(jīng)有了更好的提高。在微處理器的指令系統(tǒng)中，浮點(diǎn)數(shù)加/減和乘/除法指令都是實(shí)現(xiàn)2個(gè)單精度浮點(diǎn)數(shù)的運(yùn)算，浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)的設(shè)計(jì)通常采用流水線(xiàn)和自頂向下方式，但對(duì)于所執(zhí)行的浮點(diǎn)數(shù)算術(shù)運(yùn)算指令需要應(yīng)用上一條運(yùn)算指令的運(yùn)算結(jié)果作為操作數(shù)的指令，則浮點(diǎn)數(shù)算術(shù)運(yùn)算的流水線(xiàn)操作失去作用，影響了浮點(diǎn)數(shù)算術(shù)運(yùn)算指令執(zhí)行的速度。本設(shè)計(jì)利用Verilog語(yǔ)言，采用基于FPGA自主設(shè)計(jì)的浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)，進(jìn)行浮點(diǎn)加減乘除運(yùn)算驗(yàn)證和仿真，提高了運(yùn)算的操作速度，具有較強(qiáng)的通用性和可操作性。

1 單精度浮點(diǎn)加減乘除運(yùn)算

1.1 單精度浮點(diǎn)數(shù)表示

IEEE754標(biāo)準(zhǔn)中，一個(gè)規(guī)格化32位的浮點(diǎn)數(shù)表示為：

其中用1位表示數(shù)字的符號(hào)S，S為。表示正數(shù)，S為1表示負(fù)數(shù)。IEEE754標(biāo)準(zhǔn)中規(guī)定的規(guī)格化浮點(diǎn)數(shù)的階碼是用移碼表示，用8位來(lái)表示階碼E，E是帶有偏移量的階碼，偏移量是127，e是實(shí)際階碼，在計(jì)算實(shí)際階碼e時(shí)，對(duì)階碼E的計(jì)算采用源碼的計(jì)算方式，32位浮點(diǎn)數(shù)的8位的階碼E的取值范圍是0到255，用23位來(lái)表示尾數(shù)M，尾數(shù)用原碼表示，其中尾數(shù)域值是1.M。單精度浮點(diǎn)數(shù)的存儲(chǔ)格式如表1所示，因?yàn)橐?guī)格化的浮點(diǎn)數(shù)的尾數(shù)域最左位總是1，故這一位不予存儲(chǔ)，而認(rèn)為隱藏在小數(shù)點(diǎn)的左邊，使用的時(shí)候再恢復(fù)出來(lái)。

1.2 單精度浮點(diǎn)數(shù)加減運(yùn)算方法

一般的規(guī)格化浮點(diǎn)數(shù)的加減運(yùn)算步驟都要經(jīng)過(guò)對(duì)階，尾數(shù)加減，尾數(shù)規(guī)格化，舍入，判斷溢出5個(gè)步驟。

對(duì)階：根據(jù)兩個(gè)數(shù)的正負(fù)號(hào)及操作指令來(lái)確定實(shí)際的運(yùn)算是加還是減，如果是加法指令，當(dāng)兩個(gè)數(shù)的正負(fù)號(hào)相同時(shí)做加法運(yùn)算，當(dāng)兩個(gè)數(shù)的正負(fù)號(hào)不同時(shí)做減法運(yùn)算;如果是減法指令，當(dāng)兩個(gè)數(shù)的正負(fù)號(hào)相同時(shí)做減法運(yùn)算，當(dāng)兩個(gè)數(shù)的正負(fù)號(hào)不同時(shí)做加法運(yùn)算。同時(shí)，在計(jì)算兩個(gè)數(shù)階碼的差值時(shí)，首先需要判斷那個(gè)數(shù)的絕對(duì)值大，結(jié)果的符號(hào)和絕對(duì)值較大的浮點(diǎn)數(shù)的符號(hào)相同。最后根據(jù)前面計(jì)算出的階碼差值也就是右移的位數(shù)，把絕對(duì)值較小的尾數(shù)連同隱藏位一起右移。

尾數(shù)相減：對(duì)階完成后，按照里面的操作，首先需要對(duì)兩個(gè)數(shù)的絕對(duì)值進(jìn)行計(jì)算。

尾數(shù)規(guī)格化：這步需要對(duì)結(jié)果規(guī)格化，使尾數(shù)格式為1.M的形式，找出高位第一個(gè)1，根據(jù)它所在的位置把尾數(shù)左移或右移后調(diào)整階碼，左移n位就從階碼中減n，右移n位就從階碼中加n。

舍入：IEEE754定義了就近舍入，向正無(wú)窮大舍入，向負(fù)無(wú)窮大舍入，向0舍入四種方式。

判斷溢出：判斷和或者差是否溢出，有溢出階碼就加1，沒(méi)溢出就直接輸出階碼。

1.3 單精度浮點(diǎn)數(shù)乘除運(yùn)算方法

單精度浮點(diǎn)數(shù)乘法：首先是通過(guò)把兩個(gè)數(shù)的符號(hào)進(jìn)行異或運(yùn)算來(lái)確定結(jié)果S的符號(hào)，其次是計(jì)算結(jié)果的階碼，然后是尾數(shù)相乘，最后是對(duì)尾數(shù)進(jìn)行規(guī)格化處理。

單精度浮點(diǎn)數(shù)除法：首先也是通過(guò)把兩個(gè)數(shù)的符號(hào)進(jìn)行異或運(yùn)算來(lái)確定結(jié)果S的符號(hào)，其次是計(jì)算結(jié)果的階碼，然后是尾數(shù)相除，最后是對(duì)尾數(shù)進(jìn)行規(guī)格化處理。

2 單精度浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)設(shè)計(jì)

2.1 單精度浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)指令格式設(shè)計(jì)

設(shè)計(jì)的單精度浮點(diǎn)寫(xiě)入操作數(shù)的方式是從系統(tǒng)數(shù)據(jù)總線(xiàn)上面寫(xiě)入算術(shù)運(yùn)算系統(tǒng)，一條運(yùn)算指令后面可以帶上n個(gè)浮點(diǎn)操作數(shù)參與到運(yùn)算過(guò)程，當(dāng)滿(mǎn)足操作數(shù)的數(shù)量大于等于兩個(gè)的時(shí)候，算術(shù)運(yùn)算系統(tǒng)就會(huì)根據(jù)指令的要求組織操作數(shù)運(yùn)算，其中參與運(yùn)算的浮點(diǎn)操作數(shù)來(lái)源有三種：系統(tǒng)數(shù)據(jù)總線(xiàn)、寄存器堆和算術(shù)運(yùn)算系統(tǒng)內(nèi)部的累加器，單精度多浮點(diǎn)操作數(shù)來(lái)源劃分如表2所示，整個(gè)運(yùn)算結(jié)束，算術(shù)運(yùn)算系統(tǒng)會(huì)把運(yùn)算結(jié)果放到系統(tǒng)數(shù)據(jù)總線(xiàn)上面，算術(shù)運(yùn)算系統(tǒng)會(huì)通知總控制器讀取結(jié)果。

其中1，2，3…12表示第n個(gè)操作數(shù)，o表示運(yùn)算結(jié)果是寫(xiě)到系統(tǒng)數(shù)據(jù)總線(xiàn)。例如來(lái)源方式1：第1～12個(gè)操作數(shù)都來(lái)自系統(tǒng)數(shù)據(jù)總線(xiàn)。來(lái)源方式3：第1個(gè)操作數(shù)來(lái)自系統(tǒng)數(shù)據(jù)總線(xiàn)，第2～12個(gè)操作數(shù)由寄存器堆提供。制定的算術(shù)運(yùn)算系統(tǒng)的指令格式包含了運(yùn)算類(lèi)型、參與運(yùn)算的操作數(shù)個(gè)數(shù)、數(shù)據(jù)來(lái)源類(lèi)型、精度方式和舍入模式信息，見(jiàn)表3。

在32位指令中：

D0：進(jìn)行哪種精度的運(yùn)算，。單精度運(yùn)算。

D2～D1：舍入模式。最后的結(jié)果需要做哪種舍入方式的處理，數(shù)值為00的時(shí)候?yàn)橄蛄闵崛耄?1向最近的偶數(shù)舍入，10向正無(wú)窮舍入，11向負(fù)無(wú)窮舍入。

D5～D3：數(shù)據(jù)來(lái)源方式。對(duì)應(yīng)表2的六種來(lái)源方式。001表示來(lái)源方式1，010表示來(lái)源方式2，011表示來(lái)源方式3，100表示來(lái)源方式4，101表示來(lái)源方式5，110表示來(lái)源方式6。

D31-D6：操作碼與操作數(shù)的數(shù)量。其中D31～D10共22位信息，以?xún)晌槐硎疽环N運(yùn)算符（00加，01減，10乘，11除）的話(huà)，一條運(yùn)算指令最多可以執(zhí)行11次運(yùn)算。而對(duì)應(yīng)的浮點(diǎn)運(yùn)算操作數(shù)最多為12個(gè)，用4位D9～D6表示參與運(yùn)算的操作數(shù)個(gè)數(shù)。

例如FPGA的控制模塊發(fā)給算術(shù)運(yùn)算系統(tǒng)一條指令32b000000000000000000_0

100_0011_101_01_0，其中DO為。（即單精度浮點(diǎn)操作數(shù)），D2～D1為01（即結(jié)果向最近的偶數(shù)舍入），D5～D3對(duì)應(yīng)的是二進(jìn)制數(shù)101換成十進(jìn)制數(shù)即5，也就是表2中第5種數(shù)據(jù)來(lái)源方式。D9～D6對(duì)應(yīng)的是0011即3，是3個(gè)操作數(shù)。這三個(gè)操作數(shù)中的第一操作數(shù)是來(lái)自于算術(shù)運(yùn)算系統(tǒng)的累加器，第二和第三操作數(shù)是來(lái)自于系統(tǒng)數(shù)據(jù)總線(xiàn)。D13～D10對(duì)應(yīng)0100即00代表加運(yùn)算，01代表減運(yùn)算，第1和2操作數(shù)先進(jìn)行加運(yùn)算然后和第3操作數(shù)進(jìn)行減運(yùn)算。

2.2 浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)結(jié)構(gòu)設(shè)計(jì)

浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)的構(gòu)建采用模塊化設(shè)計(jì)，分為調(diào)配控制、數(shù)據(jù)分配、隊(duì)列、累加器、浮點(diǎn)運(yùn)算控制、浮點(diǎn)運(yùn)算執(zhí)行和結(jié)果標(biāo)志寄存器七個(gè)模塊。系統(tǒng)結(jié)構(gòu)框圖如圖1所示?？偪刂破鬟x中浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)后，由調(diào)配控制模塊對(duì)指令進(jìn)行譯碼，組織系統(tǒng)數(shù)據(jù)總線(xiàn)或數(shù)據(jù)通道F_S_DB的多個(gè)浮點(diǎn)操作數(shù)，將其分配到累加器或隊(duì)列模塊，等待參與運(yùn)算。同時(shí)，調(diào)配控制模塊會(huì)向浮點(diǎn)數(shù)運(yùn)算控制模塊寫(xiě)一個(gè)命令，開(kāi)始運(yùn)算，并將寄放在隊(duì)列和累加器的操作數(shù)寫(xiě)到浮點(diǎn)數(shù)運(yùn)算模塊參與運(yùn)算。進(jìn)入運(yùn)算后，調(diào)配控制模塊會(huì)不斷查詢(xún)運(yùn)算的運(yùn)行狀態(tài)，運(yùn)算結(jié)束，會(huì)把結(jié)果標(biāo)志位放到結(jié)果標(biāo)志寄存器里面，同時(shí)，使能累加器讀取最后的運(yùn)算結(jié)果。通知總控制器讀取結(jié)果，并將結(jié)果寫(xiě)回系統(tǒng)數(shù)據(jù)總線(xiàn)。該運(yùn)算系統(tǒng)接收到總控制器運(yùn)算指令后，可以自主完成不同模式下的加、減、乘、除四種運(yùn)算功能。

nQRY：讀操作數(shù)請(qǐng)求，低有效;

wr_op：寫(xiě)運(yùn)算結(jié)果請(qǐng)求，低有效;

F_S_DB：與算術(shù)運(yùn)算系統(tǒng)之間的傳輸操作數(shù)和運(yùn)算結(jié)果的通道;

n_ANS：發(fā)給算術(shù)運(yùn)算系統(tǒng)的讀操作數(shù)應(yīng)答，低有效;

n_REPLY：寫(xiě)運(yùn)算結(jié)果應(yīng)答，低有效。

3 浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)的運(yùn)算過(guò)程

調(diào)配控制模塊在對(duì)運(yùn)算指令譯碼后，當(dāng)運(yùn)算的操作數(shù)、操作碼和舍入模式信息都發(fā)送給運(yùn)算控制模塊后，開(kāi)始控制運(yùn)算執(zhí)行模塊進(jìn)入單精度運(yùn)算，浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)運(yùn)行的時(shí)鐘頻率為48MHz，系統(tǒng)運(yùn)行的頻率為192MHz，其中單精度的處理運(yùn)算過(guò)程見(jiàn)圖2所示。

（1）規(guī)格化預(yù)處理單元（加/減運(yùn)算）：操作數(shù)預(yù)處理，將兩個(gè)32位的操作數(shù)opa，opb進(jìn)行規(guī)格化處理，從單精度格式中恢復(fù)成浮點(diǎn)數(shù)源;價(jià)碼對(duì)齊：價(jià)碼向大對(duì)齊，取得價(jià)碼差，然后執(zhí)行對(duì)齊操作;尾數(shù)運(yùn)算預(yù)處理：根據(jù)操作數(shù)的符號(hào)位，處理尾數(shù);

（2）規(guī)格化預(yù)處理單元（乘/除運(yùn)算）：將兩個(gè)32位的操作數(shù)opa，opb進(jìn)行規(guī)格化處理，從單精度格式中恢復(fù)成浮點(diǎn)數(shù)源;尾數(shù)運(yùn)算預(yù)處理：根據(jù)操作數(shù)的符號(hào)位，處理尾數(shù);

（3）加減單元：尾數(shù)執(zhí)行加減法運(yùn)算;

（4）乘單元：符號(hào)位運(yùn)算，符號(hào)位運(yùn)算操作獨(dú)立運(yùn)行;階碼和尾數(shù)運(yùn)算，階碼運(yùn)算操作和尾數(shù)運(yùn)算操作獨(dú)立運(yùn)行;

（5）除單元：符號(hào)位運(yùn)算，階碼運(yùn)算和尾數(shù)運(yùn)算獨(dú)立運(yùn)行;

（6）規(guī)格化與舍入單元：結(jié)果預(yù)處理，規(guī)范化最后結(jié)果，取得運(yùn)算結(jié)果的符號(hào)位，更新正值化運(yùn)算結(jié)果;調(diào)整運(yùn)算結(jié)果，并將最后結(jié)果以適合于浮點(diǎn)數(shù)源的格式輸出;

（7）異常處理單元：輸出和格式化，檢測(cè)價(jià)碼溢出，尾數(shù)零值等錯(cuò)誤，此外根據(jù)浮點(diǎn)運(yùn)算控制模塊的舍入模式執(zhí)行舍入：當(dāng)運(yùn)算的結(jié)果出現(xiàn)非數(shù)等異常情況時(shí)，輸出相應(yīng)的標(biāo)志位。

操作數(shù)預(yù)處理的目的就在于恢復(fù)隱藏在操作數(shù)中的符號(hào)位，其中加/減法與乘/除法在預(yù)處理單元的不同點(diǎn)在于：

（1）乘除運(yùn)算沒(méi)有階碼對(duì)齊這一步驟：

（2）乘除法不需要額外的空間來(lái)補(bǔ)償尾數(shù)因位移而失去的部分：

（3）乘除法運(yùn)算隱藏位的恢復(fù)取的是一位。所以要將這兩部分分開(kāi)操作。

4 仿真與驗(yàn)證

應(yīng)用Altera公司的Quartus Ⅱ11.0軟件作為可編程設(shè)計(jì)環(huán)境，對(duì)浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)的內(nèi)部結(jié)構(gòu)進(jìn)行程序編寫(xiě)、綜合及仿真，調(diào)用ModelSim SE-64 10.0c仿真軟件完成對(duì)運(yùn)算系統(tǒng)內(nèi)部數(shù)據(jù)變化及外部端口的輸出狀態(tài)的波形觀測(cè)和驗(yàn)證，并在Cyclone ⅣEP4CE115F23I7N芯片上對(duì)綜合仿真后的浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)進(jìn)行硬件測(cè)試。將調(diào)配控制、數(shù)據(jù)分配、隊(duì)列、累加器、浮點(diǎn)運(yùn)算控制、浮點(diǎn)運(yùn)算執(zhí)行和結(jié)果標(biāo)志寄存器七個(gè)模塊都寫(xiě)到頂層文件里面，這樣就構(gòu)成了完整的浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)。

單精度浮點(diǎn)加減運(yùn)算結(jié)果驗(yàn)證，編寫(xiě)testbench測(cè)試代碼，由總控制器發(fā)出命令選中算術(shù)運(yùn)算系統(tǒng)（系統(tǒng)地址總線(xiàn)等于6b111110），依次寫(xiě)入二個(gè)單精度浮點(diǎn)操作數(shù)32h40166666，32h42aabd71和32h3cc08312，然后寫(xiě)入運(yùn)算指令32h000010d2（32'b000000000000000000_0100_0011_010_01_0），觀察最后的運(yùn)算結(jié)果是否正確，共二個(gè)浮點(diǎn)操作數(shù)，進(jìn)行先加后減的運(yùn)算。仿真結(jié)果如圖3所示。

從圖3中可以看到在8600ns后結(jié)果為32'h42af640b。也就是單精度浮點(diǎn)數(shù)32'h40166666+32'h42aabd71-32'h3cc08312=32'h42af649b（轉(zhuǎn)換為十進(jìn)制數(shù)即2.3499+85.3700-0.0235=87.6964）誤差為0.02，表明浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)可以按運(yùn)算指令完成運(yùn)算功能。

單精度浮點(diǎn)乘除運(yùn)算結(jié)果驗(yàn)證，同樣再編寫(xiě)一個(gè)testbench測(cè)試文件，按順序?qū)懭攵€(gè)浮點(diǎn)操作數(shù)32'h40166666，32'h3f8ccccd和32'h40166666，然后寫(xiě)入運(yùn)算指令32h000038d2換位二進(jìn)制即32b000000000000000000_1110_0011_010_01_0，同樣也是二個(gè)浮點(diǎn)操作數(shù)，進(jìn)行先乘法后除法的運(yùn)算。仿真結(jié)果如圖4所示

從圖4中可以看到在90O0ns結(jié)果為32h3f8ccccc。也就是單精度浮點(diǎn)數(shù)32h40166666X32h3f8ccccd÷32h40166666=32h3f8ccccc（換十進(jìn)制數(shù)即2.3499×1.1÷2.3499=1.0999），誤差為0.0001，表明浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)可以按運(yùn)算指令完成運(yùn)算功能。仿真驗(yàn)證結(jié)果表明所自主設(shè)計(jì)的浮點(diǎn)數(shù)算術(shù)運(yùn)算系統(tǒng)滿(mǎn)足運(yùn)算要求。算術(shù)運(yùn)算系統(tǒng)的資源使用情況如表4所示，浮點(diǎn)算術(shù)運(yùn)算系統(tǒng)在編譯后占用了總邏輯單元的18%，片內(nèi)存儲(chǔ)器使用量占用了不到1%。

參考文獻(xiàn)

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