趙 江，顧培樓，張 雷，陳 玨，奚晟蓉

（1.上海華虹宏力半導(dǎo)體制造有限公司，上海 201206；2.上海交通大學(xué)電子信息與電氣工程學(xué)院，上海 200240）

1 引言

嵌入式閃存技術(shù)目前廣泛應(yīng)用于單片機(jī)領(lǐng)域[1]。在大規(guī)模集成電路芯片生產(chǎn)過程中，解決好芯片中的閃存陣列模塊、邏輯電路模塊與模擬電路模塊的工藝兼容性一直是工業(yè)界的挑戰(zhàn)[2]。隨著集成電路器件尺寸越來越小，器件中的寄生電阻對電路延遲的影響越來越明顯。例如振蕩器電路模塊由大量的晶體管組成，作用是將直流電源信號轉(zhuǎn)換為周期性信號。其中晶體管器件本身的寄生電阻過大將導(dǎo)致振蕩器輸出信號嚴(yán)重延遲[3，4]。

在集成電路晶體管的眾多寄生電阻中，最主要的一種是作為門極的多晶硅到后段金屬互聯(lián)線之間金屬鎢導(dǎo)線的電阻(RCGP——Resistance contact to gate poly)。這個電阻也可以看成是由3部分組成：作為門極的多晶硅與金屬鎢導(dǎo)線之間的接觸電阻，金屬鎢導(dǎo)線自身電阻，金屬鎢導(dǎo)線與后段金屬互連線之間的接觸電阻。

本文分析了一個發(fā)生在0.13 μm嵌入式閃存芯片中振蕩器電路模塊失效的案例。通過研究發(fā)現(xiàn)此失效與多晶硅和金屬互聯(lián)線之間金屬鎢導(dǎo)線的接觸電阻（晶體管寄生電阻）有關(guān)，而金屬鎢導(dǎo)線的接觸電阻大小很大程度上取決于多晶硅表面前處理刻蝕工藝。本文通過多晶硅表面前處理刻蝕工藝的優(yōu)化實(shí)驗(yàn)探討了減小金屬鎢導(dǎo)線接觸電阻的方法。

2 失效模式分析

2.1 失效背景

圖1為4批次晶圓的良率測試結(jié)果，每批次包含25片晶圓，圖1(a)為良率圖，每片晶圓中包含4396個芯片。空白背景顏色代表測試成功的芯片，黑點(diǎn)代表測試失敗的芯片，圖中主要的失效模式為振蕩器電路模塊測試失效(OSC Fail)。圖1(b)是失效率結(jié)果分析。由圖1可知此種失效主要有以下特征：（1）晶圓的外側(cè)邊緣比晶圓中心區(qū)域失效更嚴(yán)重；（2）對于每一批次來說，平均失效率為1.5%左右，但是最后兩片晶圓#24、#25平均失效率為4%，明顯高于其他晶圓。

圖1 異常良率結(jié)果

圖2 批次內(nèi)電性參數(shù)RCGP測試結(jié)果

2.2 電學(xué)失效分析

通過電性參數(shù)測試（WAT）結(jié)果排查，進(jìn)一步發(fā)現(xiàn)這種失效與多晶硅到后段金屬互聯(lián)線之間金屬鎢導(dǎo)線的電阻（RCGP，resistance contact to gate poly，單位為Ω）有很明顯的相關(guān)性。如圖2所示，最后兩片#24、#25有較高的RCGP阻值；而且RCGP阻值在一片晶圓中的分布為晶圓外側(cè)周邊區(qū)域的明顯高于中心區(qū)域，如圖3所示。這與之前圖1的良率測試結(jié)果是十分吻合的，即較高的RCGP阻值導(dǎo)致較嚴(yán)重的振蕩器電路模塊測試失效。

圖3 RCGP阻值在晶圓內(nèi)分布圖

2.3 物理失效分析

圖4為大規(guī)模集成電路生產(chǎn)中金屬鎢導(dǎo)線形成的工藝流程圖：（1）首先一層SiN薄膜沉積在多晶硅上作為刻蝕阻擋層，之后通過光刻和刻蝕工藝將形成鎢導(dǎo)線區(qū)域的SiN去除;（2）通過化學(xué)氣相沉積工藝和SiO2薄膜將表面填平，之后通過化學(xué)機(jī)械研磨工藝將晶圓表面磨平；（3）金屬鎢導(dǎo)線區(qū)域再次通過光刻工藝打開，之后的干法蝕刻工藝將SiO2薄膜去除并停留在多晶硅表面；（4）通過等離子刻蝕工藝將多晶硅表面的氧化層去掉[5]；（5）在金屬鎢導(dǎo)線區(qū)域通過物理氣相沉積工藝沉積一層TiN/Ti阻擋層，作用是防止金屬鎢與多晶硅直接接觸，另外在退火條件下與多晶硅反應(yīng)形成低阻態(tài)的金屬硅化物TiSi2[6]；（6）之后在金屬鎢導(dǎo)線區(qū)域用化學(xué)氣相沉積工藝沉積金屬鎢，然后通過化學(xué)機(jī)械研磨工藝把晶圓表面磨平。通過上述步驟就完成了金屬鎢導(dǎo)線的制造流程。

圖4 金屬鎢導(dǎo)線形成工藝圖

按照之前對晶圓失效形式的描述，最重要的失效特點(diǎn)是最后兩片晶圓阻值明顯偏高的效應(yīng)。根據(jù)這個特點(diǎn)，我們推測最有可能發(fā)生在干法刻蝕工藝步驟，因?yàn)椋海?）刻蝕設(shè)備作業(yè)特點(diǎn)是它的作業(yè)順序是從最后一片晶圓到首枚晶圓；（2）通常有兩個作業(yè)腔，這與良率結(jié)果十分吻合。而在圖4所示的工藝流程圖中的步驟(d)恰恰就是等離子刻蝕工藝，滿足上述兩條作業(yè)特點(diǎn)。這步等離子刻蝕工藝的作用是在金屬層TiN/Ti沉積之前對多晶硅表面進(jìn)行前處理，除去自然生成的SiO2絕緣薄膜層。S.C.Jung等[7]報道過在Ti/多晶硅界面處過多的氧原子會嚴(yán)重阻礙低阻態(tài)金屬硅化物TiSi2的形成，進(jìn)而導(dǎo)致接觸電阻無法有效降低。這也是本文提出的RCGP阻值偏高的根本原因：因?yàn)槎嗑Ч璞砻媲疤幚淼入x子刻蝕工藝不充分，造成自然氧化層阻礙了金屬硅化物TiSi2的形成。

3 實(shí)驗(yàn)內(nèi)容

3.1 實(shí)驗(yàn)一

實(shí)驗(yàn)使用的等離子刻蝕設(shè)備型號為Canon MAS-8200。在實(shí)際生產(chǎn)中為了加快生產(chǎn)效率，通常會同時使用兩個作業(yè)腔。但是在第一組實(shí)驗(yàn)中，我們只使用一個作業(yè)腔。實(shí)驗(yàn)結(jié)果如圖5所示，之前典型的后兩片RCGP阻值偏高的現(xiàn)象消失了，取而代之的是只有最后一片晶圓#20的RCGP阻值偏高，這也正是單一作業(yè)腔開始作業(yè)的首片晶圓。這很好地驗(yàn)證了我們對多晶硅表面前處理等離子刻蝕工藝步驟會影響RCGP阻值的推測。對于首枚異?，F(xiàn)象的解釋是刻蝕作業(yè)中第一片在設(shè)備中高溫平臺上等待的時間比其他晶圓更長，導(dǎo)致更厚的氧化層生成。

圖5 實(shí)驗(yàn)一RCGP阻值結(jié)果

3.2 實(shí)驗(yàn)二

為了找到更好的多晶硅表面前處理等離子刻蝕工藝參數(shù)，我們設(shè)計了一組更加具體的實(shí)驗(yàn)。具體實(shí)驗(yàn)工藝參數(shù)設(shè)計如表1所示，分別包括：（1）現(xiàn)有工藝參數(shù)；（2）CF4氣體流量減少；（3）CF4氣體流量增加；（4）刻蝕過程功率增加；（5）刻蝕過程功率降低；（6）刻蝕腔內(nèi)環(huán)境壓力增加；（7）刻蝕腔內(nèi)環(huán)境壓力降低；（8）刻蝕過程作業(yè)時間增加；（9）刻蝕過程作業(yè)時間減少；（10）省略刻蝕，作為惡化的參考實(shí)驗(yàn)條件。

表1 實(shí)驗(yàn)二工藝參數(shù)設(shè)計表

實(shí)驗(yàn)結(jié)果如圖6所示，從圖中可知：（1）RCGP阻值隨著刻蝕時間的增加而減小，較長的刻蝕時間可以更加有效地去除氧化膜；（2）RCGP阻值隨著CF4氣體流量的增加而減小；（3）RCGP阻值對刻蝕作業(yè)功率和作業(yè)腔內(nèi)壓力變化相對不敏感。

為了深入理解多晶硅前處理刻蝕工藝對金屬鎢導(dǎo)線接觸電阻的影響，我們從上述實(shí)驗(yàn)中選取RCGP阻值較低和較高的2片晶圓進(jìn)行透射電子顯微鏡切片分析，見圖7。圖7(a)是#9的照片，有最長的刻蝕時間與較小的RCGP阻值，圖7（b）為#10的照片，省略了刻蝕工藝步驟，RCGP阻值最高。從兩張照片對比可以看出：（1）多晶硅與Ti反應(yīng)形成的金屬硅化物TiSi2厚度是17 nm左右；而#10的金屬硅化物TiSi2厚度僅有10 nm左右。更厚的金屬硅化物TiSi2導(dǎo)致更小的界面電阻；（2）#9金屬硅化物TiSi2與多晶硅界面處非常平滑，而#10相反，TiSi2與多晶硅界面粗糙不平，這也說明金屬硅化物沒有充分反應(yīng)。

圖6 實(shí)驗(yàn)二RCGP阻值結(jié)果

圖7 實(shí)驗(yàn)二透射電子顯微鏡結(jié)果

4 結(jié)論

本文通過電學(xué)失效分析和物理失效分析手段，分析了一種0.13 μm嵌入式閃存半導(dǎo)體產(chǎn)品在工業(yè)生產(chǎn)中常見的振蕩器電路模塊失效的案例。研究發(fā)現(xiàn)此失效與多晶硅表面刻蝕前處理工藝有關(guān)。同時提出的多晶硅表面前處理工藝方案可以實(shí)現(xiàn)金屬鎢導(dǎo)線接觸電阻的減小并解決振蕩器電路的失效問題。

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