薛萍　王亞彬　王宇　鄒學(xué)州　姚娟

摘要：針對(duì)電能質(zhì)量諧波檢測(cè)時(shí)，非同步采樣會(huì)引起頻譜泄露和譜間干擾的問(wèn)題，提出了一種基于FPGA的電網(wǎng)電能質(zhì)量遠(yuǎn)程監(jiān)測(cè)系統(tǒng)。本系統(tǒng)采用硬件鎖相同步頻率跟蹤技術(shù)，對(duì)三相電壓、電流進(jìn)行同步采樣，減少頻譜泄露和譜間干擾，采用FPGA片上FFT IP核實(shí)現(xiàn)256點(diǎn)的諧波運(yùn)算，同時(shí)利用SOPC技術(shù)嵌入Nios II軟核處理器讀取有效值和諧波運(yùn)算結(jié)果，通過(guò)Marvell88E1111以太網(wǎng)絡(luò)芯片把數(shù)據(jù)傳輸?shù)缴衔粰C(jī)，對(duì)數(shù)據(jù)進(jìn)一步處理與顯示，進(jìn)而達(dá)到對(duì)電能質(zhì)量參數(shù)遠(yuǎn)程監(jiān)測(cè)的目的。

關(guān)鍵詞：FFT；Nios II；以太網(wǎng)；電能質(zhì)量；FPGA

DOI：10.15938/j.jhust.2018.01.022

中圖分類(lèi)號(hào)： TM933

文獻(xiàn)標(biāo)志碼： A

文章編號(hào)： 1007-2683（2018）01-0122-05

Abstract：This paper designed the power quality remote monitoring system based on FPGA. The system uses hardware phaselocked frequency tracking technology for Synchronous sampling of the threephase voltage， current， reducing leakage and spectral interference between spectrums. This system uses FPGA's FFT IP core to complete 256 points of the harmonic operation and uses SOPC and Nios II softcore embedded processor to read data collected and harmonic operation results， combining with Marvell88E1111 network chip to transmit data to the host computer. The host computer process and data further， thus achieving power quality parameters for remote monitoring purposes.

Keywords：FFT； Nios II； ethernet； power quality； FPGA

0引言

隨著電力電子技術(shù)的發(fā)展和應(yīng)用，在輸配電設(shè)備中存在著大量的非線性的電力電子設(shè)備，不可避免的產(chǎn)生諧波電流，引起電壓波形畸變，嚴(yán)重的影響電力系統(tǒng)的正常運(yùn)行，因此需要對(duì)電能質(zhì)量進(jìn)行實(shí)時(shí)的監(jiān)測(cè)分析[1]。國(guó)內(nèi)電能質(zhì)量監(jiān)測(cè)裝置大多采用DSP作為主控制芯片與高精度A/D采集芯片配合使用的方案，使用A/D轉(zhuǎn)換芯片對(duì)多路電流電壓進(jìn)行采集，通過(guò)DSP軟件編程進(jìn)行電能質(zhì)量的分析。但是DSP是單線程運(yùn)行方式，在對(duì)多點(diǎn)進(jìn)行快速傅里葉變換時(shí)，實(shí)時(shí)性不高。隨著FPGA技術(shù)的發(fā)展，其強(qiáng)大的并行處理能力逐漸凸現(xiàn)出來(lái)，本文提出了基于FPGA和SOPC系統(tǒng)的電能質(zhì)量分析系統(tǒng)設(shè)計(jì)，將Nios II處理器與用戶自定義邏輯結(jié)合構(gòu)成一個(gè)基于FPGA的片上系統(tǒng)，大大減少了設(shè)計(jì)成本與時(shí)間[2-4]。

本系統(tǒng)主控制FPGA采用ALTERA的Cyclone IV EP4CE115F29芯片進(jìn)行設(shè)計(jì)，數(shù)據(jù)采集芯片采用ADS8364，其能實(shí)現(xiàn)16位的路通道數(shù)據(jù)同步采樣，硬件鎖相倍頻采用CD4046加分頻器來(lái)實(shí)現(xiàn)，數(shù)據(jù)采集與存儲(chǔ)、FFT諧波運(yùn)算、有效值運(yùn)算、頻率檢測(cè)統(tǒng)一由有限狀態(tài)機(jī)來(lái)進(jìn)行時(shí)序控制，實(shí)現(xiàn)了對(duì)電網(wǎng)電能的頻率、電壓電流有效值、功率和各次諧波等電能參數(shù)的實(shí)時(shí)遠(yuǎn)程監(jiān)測(cè)。

1系統(tǒng)總體設(shè)計(jì)

本監(jiān)測(cè)系統(tǒng)主要由信號(hào)調(diào)理模塊、AD轉(zhuǎn)換模塊、過(guò)零檢測(cè)模塊、鎖相倍頻模塊、有限狀態(tài)機(jī)模塊、頻率檢測(cè)模塊、FFT模塊、有效值模塊、MAC模塊、以太網(wǎng)模塊和上位機(jī)等模塊組成。三相電壓電流六路信號(hào)經(jīng)過(guò)電壓互感器和電流互感器將大電壓大電流轉(zhuǎn)換成弱電信號(hào)，然后進(jìn)行數(shù)字抗混疊濾波電路處理，濾除對(duì)后續(xù)FFT產(chǎn)生干擾的高頻諧波，最后通過(guò)電平提升電路將信號(hào)提升到A/D模塊合適的輸入量程，提供給數(shù)模轉(zhuǎn)換模塊進(jìn)行轉(zhuǎn)換和處理。同時(shí)經(jīng)濾波后的另一路信號(hào)作為過(guò)零檢測(cè)模塊的輸入信號(hào)，過(guò)零檢測(cè)電路輸出與電網(wǎng)頻率相同的方波信號(hào)，并利用鎖相倍頻模塊實(shí)現(xiàn)同步采樣控制，A/D轉(zhuǎn)換模塊對(duì)輸入的工頻信號(hào)每周期進(jìn)行256點(diǎn)采樣。頻率檢測(cè)模塊對(duì)過(guò)零檢測(cè)模塊輸出的方波信號(hào)進(jìn)行檢測(cè)，采用頻率周期測(cè)量法，對(duì)電網(wǎng)頻率進(jìn)行測(cè)量。模數(shù)轉(zhuǎn)換結(jié)果緩存在輸入雙口RAM中，并行6通道FFT IP核模塊和有效值模塊讀取緩存數(shù)據(jù)并分別進(jìn)行每路256點(diǎn)的快速傅里葉變換和有效值運(yùn)算，將處理數(shù)據(jù)緩存在輸出雙口RAM中。當(dāng)輸入和輸出雙口RAM中數(shù)據(jù)準(zhǔn)備完成后，以中斷的方式通知Nios II處理器讀取數(shù)據(jù)，并通過(guò)以太網(wǎng)的方式傳輸?shù)缴衔粰C(jī)對(duì)數(shù)據(jù)進(jìn)一步處理。系統(tǒng)總體設(shè)計(jì)如圖1所示。

2主要功能模塊設(shè)計(jì)

2.1頻率檢測(cè)與鎖相倍頻模塊

頻率測(cè)量的方法一般有周期測(cè)量法、頻率測(cè)量法、正交去調(diào)制法等方法[5-7]，其中周期測(cè)量法是高頻的基準(zhǔn)頻率源fs作為基準(zhǔn)，用基準(zhǔn)頻率源對(duì)Nx個(gè)周波長(zhǎng)度的待測(cè)信號(hào)計(jì)數(shù)，則根據(jù)計(jì)數(shù)值Ns，可得被測(cè)信號(hào)源頻率fx 為fx=（fsNx）/Ns。由于電網(wǎng)頻率在50Hz左右，頻率較低，并且本FPGA系統(tǒng)的工作時(shí)鐘為100MHz，所以采用周期測(cè)量法可實(shí)現(xiàn)較高的測(cè)量精度。

由于電網(wǎng)的頻率可能發(fā)生漂移，在50Hz頻率上下波動(dòng)，為了保證對(duì)輸入信號(hào)進(jìn)行每周期256點(diǎn)采樣，所以采用硬件鎖相環(huán)對(duì)頻率進(jìn)行實(shí)時(shí)跟蹤[8-11]，如圖2所示。本鎖相倍頻模塊由CD4046鎖相環(huán)芯片和二進(jìn)制計(jì)數(shù)器CD4020共同構(gòu)成，過(guò)零檢測(cè)模塊輸出的方波信號(hào)連接到CD4046的Freq輸入端，CD4046的輸出端連接到14級(jí)二進(jìn)制計(jì)數(shù)器CD4020的時(shí)鐘引腳，然后通過(guò)4位撥碼開(kāi)關(guān)選擇Q7～Q10其中一個(gè)反饋到CD4046的輸入引腳，進(jìn)行設(shè)置128、256、512、1024四種倍頻比，在此選擇256，進(jìn)行256點(diǎn)采樣，鎖相倍頻后信號(hào)最終由PLL_out端輸出，這里鎖相倍頻電路的輸出信號(hào)沒(méi)有直接連接到ADS8364的觸發(fā)引腳，而是輸入到FPGA，再由FPGA產(chǎn)生觸發(fā)信號(hào)。所以ADS8364的采樣觸發(fā)頻率約為12.8kHz（50Hz×256=12.8kHz）。

2.2A/D轉(zhuǎn)換模塊

ADS8364包括6個(gè)16位，250kHz的ADC（模擬到數(shù)字轉(zhuǎn)換器），6個(gè)全差分輸入通道分成兩對(duì)高速同步信號(hào)采集。輸入到采樣和保持放大器為全差分和保持差速器的輸入ADC，在50kHz的情況下提供了80dB的共模抑制。該ADS8364提供了一個(gè)靈活的高速并行接口用直接地址方式，一個(gè)循環(huán)，和一個(gè)FIFO模式。每個(gè)通道輸出數(shù)據(jù)為一個(gè)16位的字[12-14]。6個(gè)通道被分成3個(gè)通道對(duì)A、B、C，每個(gè)通道對(duì)的采樣控制信號(hào)分別為HOLDA，HOLDB，HOLDC，由于要進(jìn)行6通道并行同步采樣，所以將3個(gè)控制信號(hào)連接在一起組成HOLDX，統(tǒng)一進(jìn)行采樣控制。ADS8364工作的5MHz外部時(shí)鐘由FPGA進(jìn)行時(shí)鐘分頻獲得，完成一次采樣轉(zhuǎn)換最多需要20個(gè)時(shí)鐘周期，約為4μs，ADS8364的采樣觸發(fā)頻率約為12.8kHz，即每隔78.1μs進(jìn)行一次觸發(fā)采樣，完全滿足采樣要求。具體由時(shí)序邏輯控制采樣過(guò)程為，當(dāng)采樣觸發(fā)信號(hào)上升沿到來(lái)時(shí)，拉低HOLDX至少20ns，啟動(dòng)采樣（6個(gè)通道同時(shí)進(jìn)行采樣），當(dāng)轉(zhuǎn)換完成后，轉(zhuǎn)換數(shù)據(jù)緩存在6個(gè)寄存器中，將 RD至少要拉低50ns，完成一次讀取操作，并且在下一次讀取操作前要至少保持30ns的高電平，讀取模式設(shè)置為循環(huán)周期讀取模式，所以通過(guò)6次拉低拉高RD信號(hào)來(lái)實(shí)現(xiàn)對(duì)6路轉(zhuǎn)換的讀取。ADS8364的控制時(shí)序如圖3所示。

2.3有限狀態(tài)機(jī)與FFT模塊

有限狀態(tài)機(jī)控制模塊實(shí)現(xiàn)對(duì)AD數(shù)據(jù)采集與轉(zhuǎn)換、數(shù)據(jù)緩存、FFT與有效值處理模塊的控制。有限狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖如圖4所示。鎖相倍頻觸發(fā)信號(hào)到來(lái)之前，一直處于初始狀態(tài)S0，當(dāng)檢測(cè)到觸發(fā)信號(hào)上升沿到來(lái)時(shí)進(jìn)入S1狀態(tài)，拉低HOLDX一段時(shí)間，啟動(dòng)AD轉(zhuǎn)換，隨后無(wú)條件轉(zhuǎn)入S2狀態(tài)，在S2狀態(tài)循環(huán)等待EOC，即進(jìn)入數(shù)據(jù)轉(zhuǎn)換狀態(tài)，當(dāng)EOC變?yōu)榈碗娖綍r(shí)，表示轉(zhuǎn)換結(jié)束，無(wú)條件轉(zhuǎn)入S3狀態(tài)，否則在S2狀態(tài)持續(xù)等待[15]。在S3狀態(tài)讀取AD轉(zhuǎn)換結(jié)果，并存入輸入雙口RAM中。S3在下一個(gè)時(shí)鐘到來(lái)時(shí)進(jìn)入S4狀態(tài)，在S4狀態(tài)判斷輸入雙口RAM是否存滿，若存滿，則發(fā)出存滿指示信號(hào)，進(jìn)入S5狀態(tài)，否則持續(xù)S2、S3、S4狀態(tài)直至存滿RAM。S5狀態(tài)輸出啟動(dòng)信號(hào)，用來(lái)啟動(dòng)FFT模塊和有效值處理模塊，然后進(jìn)入S6狀態(tài)，在S6狀態(tài)等待FFT模塊和有效值處理模塊完成信號(hào)finish的到來(lái)，隨后進(jìn)入S7狀態(tài)，輸出高電平給UNLOAD信號(hào)，卸載 FFT模塊變換得到的數(shù)據(jù)，當(dāng)unload_over信號(hào)為高電平說(shuō)明卸載完成進(jìn)入S8狀態(tài)，準(zhǔn)備下一輪轉(zhuǎn)換，否則在S7狀態(tài)持續(xù)等待。在S8狀態(tài)對(duì)CNT開(kāi)始計(jì)數(shù)，若CNT等于6，對(duì)其清零并跳進(jìn)S4狀態(tài)，若小于6則跳進(jìn)S5狀態(tài)。

FFT模塊使用的是Altera公司的FFT IP核，目標(biāo)器件選擇Cylone IV系列，變換長(zhǎng)度選擇256點(diǎn)，輸入、輸出位寬精度和旋轉(zhuǎn)因子的位寬精度都選擇16位。選用此FFT IP模塊能夠縮短FPGA的設(shè)計(jì)周期和成本，提高系統(tǒng)的性能和可靠性。

2.4以太網(wǎng)傳輸模塊

以太網(wǎng)模塊由數(shù)據(jù)鏈路層（MAC）和物理層（PHY）組成，其中MAC使用的是FPGA提供的三速以太網(wǎng)MAC IP核控制器，PHY物理層選擇的是Marvell 88E1111千兆以太網(wǎng)網(wǎng)絡(luò)芯片[16]。MAC IP核通過(guò)Avalon總線與Nios II處理器相連接，當(dāng)Nios II處理器對(duì)采集的數(shù)據(jù)進(jìn)行預(yù)處理后，通過(guò)MAC層根據(jù)TCP/IP協(xié)議棧對(duì)數(shù)據(jù)進(jìn)行打包、組幀、校驗(yàn)等處理后，通過(guò)GMII接口傳輸給物理層PHY[17-18]，將數(shù)據(jù)發(fā)送到上位機(jī)進(jìn)行處理，實(shí)現(xiàn)對(duì)電能參數(shù)的遠(yuǎn)程監(jiān)控。其中Nios II處理器在網(wǎng)絡(luò)傳輸中主要分為3個(gè)部分：應(yīng)用程序、TCP/IP協(xié)議和驅(qū)動(dòng)程序[19]，應(yīng)用程序由用戶調(diào)用協(xié)議棧接口程序來(lái)實(shí)現(xiàn)以太網(wǎng)數(shù)據(jù)傳輸，而以太網(wǎng)驅(qū)動(dòng)程序?yàn)樯蠈訁f(xié)議與三速以太網(wǎng)IP核架起了橋梁。千兆以太網(wǎng)設(shè)計(jì)框圖如圖5所示。

3系統(tǒng)軟件設(shè)計(jì)

軟件部分包括有限狀態(tài)機(jī)控制模塊程序、Nios II處理器運(yùn)行程序和上位機(jī)模塊3個(gè)部分。有限狀態(tài)機(jī)控制模塊使用Verilog HDL語(yǔ)言進(jìn)行編寫(xiě)，主要包括AD采樣轉(zhuǎn)換控制模塊、輸入輸出RAM控制模塊、FFT控制模塊、有效值控制模塊等控制邏輯。數(shù)據(jù)采集與存儲(chǔ)、FFT與有效值運(yùn)算都在有限狀態(tài)機(jī)的控制下有序進(jìn)行。Nios II處理器運(yùn)行程序由C/C++語(yǔ)言編程實(shí)現(xiàn)，主要包括初始化模塊、對(duì)中斷的響應(yīng)和對(duì)數(shù)據(jù)的以太網(wǎng)傳輸。當(dāng)頻率檢測(cè)模塊完成頻率檢測(cè)或是輸出緩存存滿時(shí)，以中斷的方式通知Nios II處理器對(duì)數(shù)據(jù)進(jìn)行讀取，同時(shí)在Nios II處理器上嵌入應(yīng)用程序、TCP/IP協(xié)議和PHY芯片的驅(qū)動(dòng)程序，來(lái)實(shí)現(xiàn)數(shù)據(jù)與上位機(jī)的傳輸。本系統(tǒng)的上位機(jī)采用的是美國(guó)NI公司開(kāi)發(fā)的面向計(jì)算機(jī)測(cè)控領(lǐng)域的虛擬儀器軟件開(kāi)發(fā)平臺(tái)LabVIEW [20]，利用豐富的版面功能和庫(kù)函數(shù)來(lái)實(shí)現(xiàn)電能質(zhì)量參數(shù)的計(jì)算與直觀顯示。

4測(cè)試實(shí)驗(yàn)及誤差分析

利用本系統(tǒng)設(shè)計(jì)搭建實(shí)驗(yàn)平臺(tái)，對(duì)電能質(zhì)量參數(shù)：電壓有效值、電流有效值、電網(wǎng)頻率、電壓諧波進(jìn)行了測(cè)量，并與標(biāo)準(zhǔn)電能質(zhì)量分析儀進(jìn)行對(duì)比。表1為電壓電流有效值對(duì)比結(jié)果，表2為電壓諧波測(cè)量對(duì)比結(jié)果。

由表1可以看出電壓有效值測(cè)量誤差小于0.2%，電流有效值測(cè)量誤差小于0.5%。表2可以看出，當(dāng)諧波分量幅值較大時(shí)，測(cè)量精度較高，但對(duì)于較高次諧波，隨著幅值減小，測(cè)量精度較差。其中對(duì)頻率測(cè)量結(jié)果的相對(duì)誤差小于0.02%，精度較高，本文未列出具體數(shù)值。

從以上對(duì)電能質(zhì)量各個(gè)參數(shù)的測(cè)量可以看出，本系統(tǒng)仍然存在測(cè)量誤差，精度不高的問(wèn)題?？赡芘c以下幾個(gè)方面有關(guān)。第一是在信號(hào)調(diào)理模塊利用電壓互感器、電流互感器和濾波器對(duì)電壓電流信號(hào)進(jìn)行處理時(shí)，引入誤差。第二是在利用A/D進(jìn)行模數(shù)轉(zhuǎn)換時(shí)，引入量化誤差。第三點(diǎn)是對(duì)進(jìn)行FFT的采樣點(diǎn)數(shù)較少，如果增加采樣點(diǎn)數(shù)如512、1024點(diǎn)進(jìn)行采樣，能夠提高測(cè)量精度。

5結(jié)論

本文提出了一種基于FPGA的電能質(zhì)量遠(yuǎn)程監(jiān)測(cè)系統(tǒng)，分利用了FPGA強(qiáng)大的并行處理能力和高度集成的特點(diǎn)。運(yùn)用硬件鎖相環(huán)技術(shù)實(shí)現(xiàn)了對(duì)三相電壓電流的同步采樣，在有限狀態(tài)機(jī)的整體控制下對(duì)數(shù)據(jù)進(jìn)行諧波和有效值運(yùn)算，并利用千兆以太網(wǎng)芯片將數(shù)據(jù)傳輸?shù)缴衔粰C(jī)進(jìn)行處理與顯示。實(shí)現(xiàn)了對(duì)電網(wǎng)電能的頻率、電壓電流有效值、功率和各次諧波等電能參數(shù)的實(shí)時(shí)遠(yuǎn)程監(jiān)測(cè)。

參 考 文 獻(xiàn)：

[1]李冬明，王厚志，高璽亮，等.基于LabVIEW的電能質(zhì)量監(jiān)測(cè)系統(tǒng)的研究[J]. 哈爾濱理工大學(xué)學(xué)報(bào)，2012，17（4）：57-63.

[2]梁海霞.基于FPGA的電力系統(tǒng)諧波檢測(cè)裝置的研制[D].濟(jì)南：山東大學(xué)，2008.

[3]呂實(shí)誠(chéng)，宋曉波，王晶. 基于網(wǎng)絡(luò)的高精度數(shù)據(jù)采集卡設(shè)計(jì)[J]. 哈爾濱理工大學(xué)學(xué)報(bào)，2012，17（2）：22-26.

[4]鄭飛，費(fèi)樹(shù)岷，周杏鵬. 基于DSP和FPGA的光伏并網(wǎng)控制器設(shè)計(jì)與實(shí)現(xiàn)[J]. 電力自動(dòng)化設(shè)備，2011，31（2）：84-89.

[5]劉明.電能質(zhì)量檢測(cè)算法研究與監(jiān)測(cè)裝置實(shí)現(xiàn)[D].秦皇島：燕山大學(xué)，2014：8-11.

[6]楊秀增.基于Nios II的自適應(yīng)高精度頻率計(jì)設(shè)計(jì)[J].自動(dòng)化與儀表，2009，24（7）：13-16.

[7]吳禹，唐求，滕召勝，等.基于改進(jìn)S變換的電能質(zhì)量擾動(dòng)信號(hào)特征提取方法[J]. 中國(guó)電機(jī)工程學(xué)報(bào)，2016，36（10）：2682-2689.

[8]王偉，張志文，羅隆福，等.基于全數(shù)字鎖相環(huán)的電網(wǎng)頻率跟蹤技術(shù)[J]. 電力電子技術(shù)，2010，44（2）：89-91.

[9]楊敦高，歐陽(yáng)紅林，劉昂. 新型鎖相環(huán)在頻率跟蹤技術(shù)中的研究[J]. 計(jì)算機(jī)測(cè)量與控制，2010，18（12）：2809-2811.

[10]劉亞靜，范瑜. 全數(shù)字硬件化鎖相環(huán)參數(shù)分析與設(shè)計(jì)[J]. 電工技術(shù)學(xué)報(bào)，2015，30（2）：172-179.

[11]肖帥，孫建波，耿華，等.基于FPGA實(shí)現(xiàn)的可變模全數(shù)字鎖相環(huán)[J]. 電工技術(shù)學(xué)報(bào)，2012，27（4）：153-158.

[12]曲震宇，劉勝輝. 基于CPLD的高速數(shù)據(jù)采集系統(tǒng)控制模塊的設(shè)計(jì)與實(shí)現(xiàn)[J]. 哈爾濱理工大學(xué)學(xué)報(bào)，2006，11（3）：75-77.

[13]劉桂英，粟時(shí)平，謝海麗，等. 廣義有源電力濾波器指令電流檢測(cè)的廣義諧波理論法[J]. 電力系統(tǒng)及其自動(dòng)化學(xué)報(bào)，2015，27（11）：34-39.

[14]王志偉，趙慶生，郭賀宏，等. 混合基FFT在電能質(zhì)量監(jiān)測(cè)裝置中的應(yīng)用[J]. 水電能源科學(xué)，2015，33（4）：189-192+188.

[15]鄭爭(zhēng)兵.基于FPGA的高速采樣緩存系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[J].計(jì)算機(jī)應(yīng)用，2012，32（11）：3259-3261.

[16]韋宏，付友濤，孔凡鵬，等.基于FPGA的千兆以太網(wǎng)設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2012，35（18）：56-59.

[17]于慶廣，付之寶.電能質(zhì)量指標(biāo)及其算法的研究[J].電力電子技術(shù)，2007，41（1）：10-12.

[18]李航.基于FPGA和千兆以太網(wǎng)（GigE）的圖像處理系統(tǒng)設(shè)計(jì)[D].南京：南京理工大學(xué)，2014.

[19]陳必威，梁志毅，王延新，等.基于FPGA的高幀速CMOS成像系統(tǒng)設(shè)計(jì)[J]. 計(jì)算機(jī)測(cè)量與控制，2012（5）：1397-1400.

[20]楊樂(lè)平，李海濤，楊磊.LabVIEW程序設(shè)計(jì)與應(yīng)用[M].2版.北京：電子工業(yè)出版社，2005.

（編輯：溫澤宇）