戴 伏 生

(哈爾濱工業(yè)大學(xué)(威海) 信息與電氣工程學(xué)院，山東 威海 264209)

0　引　言

從系統(tǒng)級角度開展有實(shí)效的無線電通信實(shí)驗(yàn)，是通信或者電子信息類專業(yè)的一個比較難解決問題。若采用無線電通信設(shè)備開展實(shí)驗(yàn)，因受限于設(shè)備采用的技術(shù)，只能進(jìn)行固定和單一的驗(yàn)證性實(shí)驗(yàn)，無法按意愿開展設(shè)計(jì)性和創(chuàng)新性實(shí)驗(yàn)；若單純利用仿真軟件開展系統(tǒng)級無線電通信實(shí)驗(yàn)，雖然可以開展設(shè)計(jì)性實(shí)驗(yàn)，但是仿真環(huán)境所假設(shè)的無線電通信工作條件往往與實(shí)際情況相差甚遠(yuǎn)，得到的仿真結(jié)果往往不夠真實(shí)。如果利用開源軟件無線電GNU Radio研制半實(shí)物半仿真的無線電通信系統(tǒng)教學(xué)實(shí)驗(yàn)平臺裝備實(shí)驗(yàn)室，不僅成本低廉，而且完全能夠滿足從系統(tǒng)級角度開展各種層次的具有實(shí)際效果的無線電通信實(shí)驗(yàn)教學(xué)。雖然一些電子設(shè)備生產(chǎn)商推出了通用軟件無線電外設(shè)(Universal Software Radio Peripheral，USRP)產(chǎn)品如USRP N210，但是檢索國內(nèi)外文獻(xiàn)及論壇、網(wǎng)站等，能夠找到的資料都是如何在電腦使用等內(nèi)容[1-9]，并沒有系統(tǒng)介紹USRP內(nèi)部核心技術(shù)方面資料。若使用USRP產(chǎn)品卻不掌握其軟硬件工作原理，所能做的也僅限于用現(xiàn)有產(chǎn)品對信號處理功能軟件進(jìn)行初級驗(yàn)證，難以滿足在教學(xué)實(shí)踐中開展創(chuàng)新性實(shí)驗(yàn)。若打算開展真正意義上的系統(tǒng)級無線電技術(shù)創(chuàng)新實(shí)驗(yàn)和開發(fā)，只有全面掌握實(shí)驗(yàn)設(shè)備的軟硬件工作原理才能做到，因此有必要參考USRP功能，設(shè)計(jì)一款物美價(jià)廉且核心工作原理和技術(shù)公開，以及能兼容USRP產(chǎn)的軟件無線電通信系統(tǒng)教學(xué)實(shí)驗(yàn)平臺。為利于與同行經(jīng)驗(yàn)交流，擬對所研制的實(shí)驗(yàn)平臺按所涉及的技術(shù)與功能劃分為6個專題介紹。本文為第一個專題，闡述實(shí)驗(yàn)平臺的系統(tǒng)總體思想、硬件資源、FPGA安全配置模式下片上系統(tǒng)結(jié)構(gòu)及工作方式。

1　實(shí)驗(yàn)平臺總體設(shè)計(jì)思想

1.1　軟件無線電與研制的實(shí)驗(yàn)平臺關(guān)系

理想的軟件無線電是：希望在一個開放的公共硬件平臺上，利用不同可編程的軟件方法實(shí)現(xiàn)所需要的無線電系統(tǒng)。但是，在目前技術(shù)條件下，軟件無線電系統(tǒng)尚達(dá)不到全部可編程的要求，結(jié)果是產(chǎn)生了軟件定義的無線電(Software Defined Radio，SDR)[10]。SDR的結(jié)構(gòu)如圖1所示，SDR的多模適應(yīng)性要求寬帶的射頻前端，包括多頻段和寬帶天線、可配置的射頻帶通濾波器和放大器、上下變頻等。SDR期望將盡可能多的通信功能用軟件實(shí)現(xiàn)，這就要將ADC和DAC盡可能的靠近射頻天線端，即由現(xiàn)在的基帶移到中頻。ADC后的所有處理都用可編程數(shù)字處理器件，依靠軟件編程來實(shí)現(xiàn)。

圖1軟件定義的無線電SDR基本組成原理框圖

實(shí)驗(yàn)平臺是根據(jù)SDR思想而設(shè)計(jì)的，分為主板和射頻子板。主板是指圖1中的中頻系統(tǒng)，主板中A/D后的所有處理都是用由FPGA可編程實(shí)現(xiàn)的，且A/D和D/A工作方式也是通過編程設(shè)置的。在設(shè)計(jì)上若要完成無線設(shè)備功能必須有射頻子板配合，可認(rèn)為射頻子板是實(shí)驗(yàn)平臺的配套附件。射頻子板對應(yīng)圖1的射頻系統(tǒng)。射頻子板按照積木式思想配置，既可以為固定頻率的單頻點(diǎn)射頻子板，又有可軟件編程任意設(shè)置射頻工作頻點(diǎn)的寬帶射頻子板，實(shí)驗(yàn)時可根據(jù)射頻應(yīng)用場合和工作頻率需要選擇射頻子板。圖1中基帶信號處理系統(tǒng)并不是實(shí)驗(yàn)平臺組成部分，但若要使實(shí)驗(yàn)平臺能真正工作須有電腦才行，所以電腦充當(dāng)了軟件無線電中的基帶信號處理及核心控制系統(tǒng)角色。

1.2　實(shí)驗(yàn)平臺主板功能及承擔(dān)任務(wù)

實(shí)驗(yàn)平臺主板在軟件無線電系統(tǒng)中擔(dān)負(fù)著承上啟下信息處理作用，它既是一個無線電通信系統(tǒng)的中頻部分處理系統(tǒng)，又是射頻信號和數(shù)字基帶信號的傳輸系統(tǒng)，設(shè)計(jì)理念是，在主機(jī)CPU上完成所有波形相關(guān)方面的處理，比如數(shù)字基帶調(diào)制和解調(diào)等任務(wù)。所有諸如數(shù)字上下變頻、抽樣和內(nèi)插等任務(wù)都在主板上完成。射頻信號收發(fā)任務(wù)則交由射頻子板去完成，而射頻子板管理和控制由主板負(fù)責(zé)。圖2為實(shí)驗(yàn)平臺主板設(shè)計(jì)理念功能框圖。

圖2實(shí)驗(yàn)平臺設(shè)計(jì)理念功能框圖

為適應(yīng)射頻通用性及兼容USRP N210的需要，實(shí)驗(yàn)平臺采用雙通道A/D及雙通道D/A，與無線前端系統(tǒng)的射頻子板采用模塊化接口設(shè)計(jì)方式，可適應(yīng)多種射頻子板。同時，為適應(yīng)多功能和擴(kuò)展性的需要，實(shí)驗(yàn)平臺考慮設(shè)計(jì)了擴(kuò)展端口，可以將多個設(shè)備以同步方式組成MIMO系統(tǒng)。為適應(yīng)高速數(shù)據(jù)流傳輸?shù)男枰?，?shí)驗(yàn)平臺采用千兆以太網(wǎng)接口就是考慮基帶信息能夠?qū)崿F(xiàn)與主機(jī)進(jìn)行高速交換，這才能使得應(yīng)用程序可以通過實(shí)驗(yàn)平臺同時發(fā)送或接收能夠滿足50MHz的射頻帶寬。實(shí)驗(yàn)平臺須借助主機(jī)對其管理和控制。主機(jī)即上位機(jī)主要是利用運(yùn)行在Linux系統(tǒng)上免許可的GNU Radio，開展用戶應(yīng)用級別的軟件無線電建模、仿真、代碼開發(fā)、基帶信號處理、對實(shí)驗(yàn)平臺的管理與控制以及實(shí)驗(yàn)運(yùn)行等。

2　實(shí)驗(yàn)平臺主板硬件資源

2.1　實(shí)驗(yàn)平臺主板硬件組成

為兼容USRP N210所研制的實(shí)驗(yàn)平臺主板組成模塊如圖3所示[11]。主板采用以XC3SD3400A為核心控制模塊的FPGA電路，處理器及控制程序固件、數(shù)字上下變頻UDC/DDC、算法實(shí)現(xiàn)等，都在FPGA中實(shí)現(xiàn)。高速D/A轉(zhuǎn)換模塊AD9777和A/D轉(zhuǎn)換模塊ADS62P45是軟件無線電系統(tǒng)設(shè)計(jì)中最重要的一步，其中D/A用于將數(shù)字域的離散時間信號電壓映射為連續(xù)的時間信號，A/D是將模擬域的連續(xù)時間信號轉(zhuǎn)換為數(shù)字域的離散時間信號。RAM模塊CY7C1354C用于高速采樣數(shù)據(jù)的緩存。加載存儲設(shè)置M25P64為Flash模塊，開機(jī)時通過SPI總線實(shí)現(xiàn)對FPGA的加載工作。再有，實(shí)驗(yàn)平臺一些芯片通過調(diào)試而獲得的偏執(zhí)矯正參考值，主要由串行A/D模塊AD7922和串行D/A模塊AD5623實(shí)現(xiàn)，也是通過SPI總線進(jìn)行設(shè)置。以太網(wǎng)Extent物理層PHY模塊ET1011C2，用于實(shí)驗(yàn)平臺主板與電腦通過網(wǎng)線實(shí)現(xiàn)信號傳輸。LP38692MP和TPS54350為電源模塊，用于給實(shí)驗(yàn)平臺主板中各個芯片和模塊提供穩(wěn)定電源。時鐘管理模塊AD9510，為實(shí)驗(yàn)平臺主板和子板提供各種穩(wěn)定的時鐘信號。射頻發(fā)/收子板接口為DIN型64針接插件，是連接實(shí)驗(yàn)平臺主板和射頻子板的重要部分。串行儲模塊24LC024，通過I2C總線與FPGA的控制單元連接，主要存儲實(shí)驗(yàn)平臺主板的版本信息。MIMO擴(kuò)展模塊及其接口，主要是考慮多機(jī)級聯(lián)使用，進(jìn)而組成MIMO系統(tǒng)的并行高速接口，采用高速率標(biāo)準(zhǔn)的K碼體制。

2.2　核心硬件電路的主要性能簡介

(1) 核心控制電路XC3SD3400A。XC3SD3400A是Xilinx Spartan-3A DSP系列中的FPGA芯片[12]，該芯片的系統(tǒng)門數(shù)3400K，等效邏輯單元53712，CLB陣列共5968，差分I/O最多213對。為了具有信號處理的功能增加了最大容量2268K塊RAM和126個DSP48A模塊，塊RAM和DSP48A模塊可運(yùn)行在250MHz，DSP48A核包含18位×18位乘法器、18位預(yù)加法器、48位加法器/減法器、級聯(lián)功能，能實(shí)現(xiàn)各種信號處理的應(yīng)用。8個數(shù)字時鐘管理器DCMs，擁有自校正全數(shù)字解決方案，可以對時鐘信號進(jìn)行分配、延時、倍頻、分頻和相移操作。輸入/輸出塊IOBs，支持雙向數(shù)據(jù)流和三狀態(tài)操作，支持各種信號標(biāo)準(zhǔn)，包括一些高性能差分標(biāo)準(zhǔn)，包括雙數(shù)據(jù)速率DDR寄存器等。多電平標(biāo)準(zhǔn)的引腳接口可選擇LVCMOS、LVTTL、HSTL和SSTL單端型I/O，信號可選擇3.3、2.5、1.8、1.5和1.2 V等。每個功能元素?fù)碛邢嚓P(guān)的可編程開關(guān)矩陣，擁有功能豐富的路由功能，可任意連接所有功能模塊。配置接口符合RROMs行業(yè)標(biāo)準(zhǔn)，SPI串行Flash配置接口具備CRC校驗(yàn)功能。利用XC3SD3400A作為實(shí)驗(yàn)平臺主板邏輯核心控制器件，目前被使用的資源約占芯片總資源的37%，還有極大的資源給留給學(xué)生繼續(xù)深入開發(fā)或者功能升級使用。

(2) 數(shù)字/模擬和模擬/數(shù)字轉(zhuǎn)換器。實(shí)驗(yàn)平臺主板的數(shù)字/模擬轉(zhuǎn)換器采用了可編程控制的AD9777，通過標(biāo)準(zhǔn)的SPI串行控制接口可實(shí)現(xiàn)對芯片的工作方式進(jìn)行編程控制。AD9777支持最高160 MHz時鐘輸入[13]，在實(shí)驗(yàn)平臺主板中輸入的時鐘為100 MHz，AD9777具有內(nèi)部鎖相環(huán)時鐘倍頻器，通過編程控制可使系統(tǒng)最高時鐘可達(dá)fs=400 MHz，進(jìn)而實(shí)現(xiàn)400MSPS的最高采樣率。能適應(yīng)復(fù)數(shù)正交調(diào)信號的I、Q方式應(yīng)用的雙通道16位D/A。設(shè)計(jì)有編程可選的2×、4×、8×內(nèi)插濾波器，以及編程可選的fs/2、fs/4、fs/8正交變頻調(diào)制和鏡像抑制功能?？删幊潭喙δ茌斎霐?shù)據(jù)接口，能適應(yīng)雙端口或者采用單端口交錯輸入，輸入信號既可以用二進(jìn)制補(bǔ)碼也可以用標(biāo)準(zhǔn)二進(jìn)制碼。具有鏡像抑制功能以及可編程的通道增益和偏置調(diào)整。

實(shí)驗(yàn)平臺主板的模擬/數(shù)字轉(zhuǎn)換器采用了可編程控制的ADS62P44/P45，通過標(biāo)準(zhǔn)的SPI串行控制接口可實(shí)現(xiàn)對芯片的工作方式進(jìn)行編程控制。ADS62P4X是一個雙通道14位A/D轉(zhuǎn)換[14]，使用一個內(nèi)部采樣保持和低時鐘抖動緩沖區(qū)，ADC支持高信噪比、高輸入頻率下的高SFDR。帶有步進(jìn)3.5 dB和0.5 dB的粗及細(xì)增益控制模塊，通過編程在0～6 dB增益可調(diào)，目的是提高SFDR性能以全面適應(yīng)較低信號輸入范圍。兩個通道最大采樣率均為125×106S/s(SPS)。ADS62P4X包括一個數(shù)字處理模塊，它包含幾種有用的和常用的數(shù)字功能，例如：ADC偏移校正，每間隔0.05 dB的細(xì)調(diào)增益校正。可編程的÷2、÷4、÷8倍降采樣抽取和內(nèi)置自定義濾波器，內(nèi)嵌一個最大抽頭系數(shù)為24的FIR濾波器，可進(jìn)行低通、帶通、高通濾波。數(shù)字輸出接口支持LVCMOS和LVDS兩種電平，通過編程選項(xiàng)可按照并行LVCMOS方式或者雙倍數(shù)據(jù)速率DDR LVDS輸出轉(zhuǎn)換后數(shù)字。

(3) 時鐘管理AD9510電路。AD9510輸入?yún)⒖紩r鐘通過低壓差分多路選擇開關(guān)SY98545經(jīng)過編程選擇，可選擇的參考時鐘有：外部GPS時鐘、MIMO接口時鐘、主板上通過有源壓控溫補(bǔ)晶振VCTCXO產(chǎn)生的精準(zhǔn)時鐘。實(shí)驗(yàn)平臺主板默認(rèn)選擇的參考時鐘是主板VCTCXO產(chǎn)生的10MHz精準(zhǔn)時鐘。AD9510具有完整的片上PLL內(nèi)核[15]，僅需外部環(huán)路濾波器和VCO/VCXO的配合，實(shí)驗(yàn)平臺主板中AD9510利用PLL和VCO/VCXO及環(huán)路濾波器，產(chǎn)生100 MHz內(nèi)部時鐘。AD9510提供8路獨(dú)立的時鐘輸出，其中4路輸出最高可達(dá)1.2 GHz的低壓正發(fā)射極耦合邏輯(LVPECL)，另外4路輸出可選擇為LVDS(800 MHz)或CMOS(250 MHz)。每路輸出都有一個可編程分頻器，可以旁路該分頻器或者設(shè)置最高32的整數(shù)分頻比。一路時鐘輸出相對于另一路時鐘輸出的相位可通過分頻器相位選擇功能改變，用作時序粗調(diào)。2路LVDS/CMOS輸出具有可編程延遲功能，其滿量程范圍最高為8 ns延遲，該精密調(diào)諧延遲模塊具有5位分辨率，提供25種編程延遲設(shè)置。

在實(shí)驗(yàn)平臺主板中AD9510的8路獨(dú)立時鐘輸出，有2路輸出運(yùn)用了延遲模塊。其中有4路通過低壓正發(fā)射極耦合LVPECL邏輯電平方式輸出100 MHz時鐘，2路分別送給A/D、D/A模塊；1路通過匹配網(wǎng)絡(luò)送給FPGA作為主時鐘；1路留給備用測試接口。再有，通過LVCMOS/LVDS邏輯電平方式分2路輸出的100 MHz時鐘，1路送給射頻子板的接收RX時鐘接口；另1路延遲設(shè)置2.12712 ns送給發(fā)射TX時鐘接口。最后2路輸出，1路通過低壓差分邏輯電平LVDS方式輸出100MHz時鐘后，再經(jīng)過DS90LT012為3.3 V單端輸出方式后，送給與MIMO模塊有關(guān)的FPGA的I/O端口，以及MIMO模塊TLK2701，作為本機(jī)FPGA一些I/O端口和MIMO芯片TLK2701的工作時鐘；另1路延遲設(shè)置2.12712 ns的10 MHz時鐘通過低壓差分邏輯電平LVDS方式送給MIMO接口，作為實(shí)驗(yàn)平臺級聯(lián)時給其他設(shè)備的參考時鐘。

再有，實(shí)驗(yàn)平臺主板中XC3SD3400A FPGA內(nèi)部的數(shù)字時鐘管理模塊DCM[12]，用于產(chǎn)生FPGA內(nèi)部模塊需要的各種時鐘。DCM模塊輸出3路不同的時鐘DSP_CLK、WB_CLK、CLK270。其中，DSP_CLK主要用于信號處理部分，作為FPGA中的數(shù)據(jù)分流、通用可編程I/O接口GPIO、狀態(tài)設(shè)置寄存器、VITA-49協(xié)議狀態(tài)機(jī)、數(shù)字上下變頻、A/D接收及D/A發(fā)送等數(shù)字處理模塊提供處理時鐘；WB_CLK提供的時鐘主要用于與內(nèi)部Wishbone總線讀寫相關(guān)的模塊，如Wishbone總線時鐘、ZPU處理器讀寫Wishbone時鐘、數(shù)據(jù)分流模塊讀寫總線時鐘等。CLK270時鐘主要配合外部MIMO接口使用。

3　實(shí)驗(yàn)平臺主板安全模式下的系統(tǒng)

3.1　FPGA安全配置啟動過程

主板上XC3SD3400A的FPGA模塊為核心控制電路，XC3SD3400A擁有專用的多重啟動與動態(tài)配置Multi boot邏輯配置模塊及其接口ICAP[12,16]。通過ICAP設(shè)置配置模塊中的相關(guān)寄存器，實(shí)現(xiàn)在不同配置bit流文件中的切換。在啟動實(shí)驗(yàn)平臺時，若沒有從上位機(jī)給M25P64Flash加載過硬件驅(qū)動(User Hardware Driver，UHD)的配置鏡像文件，或者開機(jī)配置過程中檢測安全啟動S2開關(guān)控制的引腳為低電平時，僅加載M25P64Flash中不能改動的安全配置鏡像文件，該模塊為自檢加載文件以及最基本的配置鏡像文件?？紤]到兼容USRP N210，實(shí)驗(yàn)平臺主板安全配置步驟為：

(1) 從M25P64 Flash的0x00000000地址開始讀Safe_fpga_image對FPGA進(jìn)行邏輯電路系統(tǒng)的配置，為FPGA配置一個占用很少的資源和構(gòu)架很小的32位處理器ZPU(Zylin CPU)軟核[17]，并配置32位Wishbone總線及其總線控制器[18]，以及掛接在Wishbone總線上的專用SPI接口(SPI for Flash)、雙端口哈佛型(Harvard architecture)的引導(dǎo)程序存儲器(Boot RAM)、內(nèi)部配置訪問端口(Internal Configuration Access Port，ICAP)、可編程中斷控制器(Programmable Interrupt Controller，PIC)、數(shù)據(jù)包路由器(Packet router)、簡化的以太網(wǎng)數(shù)據(jù)鏈路媒體層(Ethernet MAC)等模塊。這樣就構(gòu)建了一個精簡的片上系統(tǒng)(System on Programmable Chip，SoPC)。

(2) 利用狀態(tài)機(jī)邏輯電路控制內(nèi)部配置訪問端口ICAP，從M25P64 Flash的0x003F0000地址開始讀取Safe_fw_image可執(zhí)行程序代碼配置到Boot RAM中，即對ZPU進(jìn)行可執(zhí)行代碼的安全配置代碼。

(3) 片上系統(tǒng)開始工作，初始化后ZPU便能夠?qū)崿F(xiàn)對FPGA的控制，安全配置之后形成的系統(tǒng)如圖4所示。

圖4FPGA安全配置之后構(gòu)建出的最小工作系統(tǒng)

系統(tǒng)中總線控制器確定ZPU處理器是Wishbone總線的主控制器，其他掛接在Wishbone總線的均為從設(shè)備。ZPU有著固定8bit的操作碼，而所有操作數(shù)都是32bit，地址總線寬度為16bit。ZPU構(gòu)成片上系統(tǒng)架構(gòu)的所有部分如程序計(jì)數(shù)器PC、堆棧指針SP等，均使用一個帶有雙端口哈佛結(jié)構(gòu)RAM作為數(shù)據(jù)和代碼的存儲。實(shí)驗(yàn)平臺主板中ZPU總共使用了39條指令，可產(chǎn)生22種工作狀態(tài)。

Ethernet MAC模塊中包括Simple_gemac和Simple_gemac_wb兩個模塊[19]，Simple_gemac模塊主要完成發(fā)送，接收以及流量控制的功能；Simple_gemac_wb主要處理發(fā)送和接收來自Wishbone總線以及以太網(wǎng)物理層PHY傳來的管理控制信息。

實(shí)驗(yàn)平臺主板中MAC層之上定義的數(shù)據(jù)包路由模塊Packet router，是利用Verilog HDL邏輯描述語言進(jìn)行邏輯抽象實(shí)現(xiàn)的，它根據(jù)數(shù)據(jù)發(fā)送上下位機(jī)的方向，主要完成跨越IP層對UDP頭部的解析或者添加，然后把數(shù)據(jù)流交給對應(yīng)的模塊進(jìn)行處理，所有的網(wǎng)絡(luò)數(shù)據(jù)包經(jīng)由Packet_router發(fā)往FPGA中的目的模塊。Packet_router采用的是一種輕量級IPv4協(xié)議LWIP(Light Weight IP)[20]，LWIP實(shí)現(xiàn)的重點(diǎn)是在保持IPv4協(xié)議棧主要功能基礎(chǔ)上減少對資源的占用，且有無操作系統(tǒng)的支持都可以運(yùn)行，非常適合在片上系統(tǒng)SoPC中使用。在實(shí)驗(yàn)平臺主板的ZPU中運(yùn)行是LWIP中輕量級UDP/IP協(xié)議，其默認(rèn)的IP地址是192.168.10.2。

3.2　安全模式下實(shí)驗(yàn)平臺主板工作方式

在安全模式配置之后，ZPU將交由雙端口結(jié)構(gòu)的引導(dǎo)程序存儲器(Boot RAM)執(zhí)行程序代碼。初始化后，通過以太網(wǎng)MII/GMII功能模塊和接口，與上位機(jī)進(jìn)行協(xié)議和速率協(xié)商和匹配，之后按照協(xié)商協(xié)議和速率通信。在安全模式工作時，與上位機(jī)的以太網(wǎng)通信均需要ZPU控制，且能與上位機(jī)通過UDP編號49152的端口進(jìn)行通信，用來接收上位機(jī)的控制信息或?qū)嶒?yàn)平臺主板傳送應(yīng)答信息。

盡管在安全模式工作下可以正常啟動實(shí)驗(yàn)平臺，但是還不能使用GNU Radio進(jìn)行無線傳輸數(shù)據(jù)的收發(fā)，若要正常使用實(shí)驗(yàn)平臺，必須將實(shí)驗(yàn)平臺硬件驅(qū)動UHD配置鏡像文件裝入主板的M25P64 Flash中。UHD旨在為實(shí)驗(yàn)平臺提供宿主驅(qū)動和為GNU Radio提供硬件電路的應(yīng)用程序規(guī)范化訪問接口API。這樣用戶便可獨(dú)立使用UHD驅(qū)動或靈活同第三方應(yīng)用軟件，如Gnuradio、Labview或Simulink相配合進(jìn)行實(shí)驗(yàn)平臺的使用和開發(fā)。

考慮到實(shí)驗(yàn)平臺對USRP N210的兼容，上位機(jī)通過UDP編號49154的端口同實(shí)驗(yàn)平臺進(jìn)行通信，實(shí)現(xiàn)對實(shí)驗(yàn)平臺的用戶硬件驅(qū)動配置UHD(User Hardware Driver)進(jìn)行固件鏡像及升級。因文章篇幅限制，關(guān)于實(shí)驗(yàn)平臺硬件驅(qū)動UHD的配置鏡像文件，以及硬件驅(qū)動UHD配置之后實(shí)驗(yàn)平臺有關(guān)工作原理將另文介紹。

4　結(jié)　語

從實(shí)用軟件無線電技術(shù)的角度，對基于軟件無線電的通信系統(tǒng)實(shí)驗(yàn)平臺總體設(shè)計(jì)思想，硬件系統(tǒng)構(gòu)成及核心電路主要性能，安全模式下FPGA的配置等內(nèi)容的系統(tǒng)介紹。通過這些介紹能夠初步體會到，基于軟件無線電的通信系統(tǒng)實(shí)驗(yàn)平臺總體設(shè)計(jì)指導(dǎo)思想是：在系統(tǒng)結(jié)構(gòu)上采用層次化和網(wǎng)絡(luò)化，在功能設(shè)計(jì)上采用模塊化和可控化，在信號適應(yīng)性上采用高速化和寬帶化，在推廣性方面的兼容化。掌握實(shí)驗(yàn)平臺的總體設(shè)計(jì)思想和系統(tǒng)資源，不僅有助于對實(shí)驗(yàn)平臺工作過程的理解，而且為進(jìn)一步掌握實(shí)驗(yàn)平臺系統(tǒng)軟硬件工作原理奠定了必要的基礎(chǔ)。在安全模式下實(shí)驗(yàn)平臺主要是構(gòu)建了一個可編程片上系統(tǒng)SoPC，以及Ethernet網(wǎng)絡(luò)通信功能。雖然安全模式下可以正常啟動實(shí)驗(yàn)平臺工作，但是并不能利用上位機(jī)的GNU Radio進(jìn)行無線傳輸數(shù)據(jù)的收發(fā)。若要想充分發(fā)揮實(shí)驗(yàn)平臺提供的資源，還需要進(jìn)一步對其進(jìn)行配置和驅(qū)動，進(jìn)而構(gòu)建出完備的無線電工作系統(tǒng)，因此還需要更深入地介紹實(shí)驗(yàn)平臺工作原理。筆者將繼續(xù)撰文對如何對FPGA進(jìn)行在線的重構(gòu)驅(qū)動和配置，進(jìn)而使實(shí)驗(yàn)平臺構(gòu)建出一個功能完整系統(tǒng)的方法及工作原理進(jìn)行闡述。

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