王文 鄭建生

摘 要： 針對(duì)純軟件實(shí)現(xiàn)網(wǎng)絡(luò)通信時(shí)必須依賴(lài)于操作系統(tǒng)，且易受攻擊的缺點(diǎn)，基于FPGA技術(shù)，通過(guò)控制W5500協(xié)議棧芯片的方式設(shè)計(jì)并實(shí)現(xiàn)一個(gè)TCP/IP網(wǎng)絡(luò)通信系統(tǒng)。該系統(tǒng)加入網(wǎng)絡(luò)斷線(xiàn)自動(dòng)重連功能，并在系統(tǒng)中使用CRC冗余差錯(cuò)檢驗(yàn)對(duì)數(shù)據(jù)進(jìn)行甄別，實(shí)現(xiàn)對(duì)非法數(shù)據(jù)的濾除。介紹系統(tǒng)的設(shè)計(jì)方案，并對(duì)系統(tǒng)進(jìn)行了測(cè)試，系統(tǒng)的評(píng)價(jià)指標(biāo)為丟幀率、誤碼率和傳輸速度。測(cè)試結(jié)果表明，該系統(tǒng)能對(duì)數(shù)據(jù)進(jìn)行準(zhǔn)確無(wú)誤的傳輸，且數(shù)據(jù)傳輸速率較高。

關(guān)鍵詞： FPGA； TCP/IP網(wǎng)絡(luò)通信； W5500協(xié)議棧； CRC校驗(yàn)； USB； 誤碼率

中圖分類(lèi)號(hào)： TN915?34； TN91 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2018）08?0005?05

Abstract： In allusion to the disadvantage that the pure software must rely on the operating system for network communication implementation， and is prone to attack， a TCP/IP network communication system based on FPGA technology is designed and implemented by using the pattern of controlling the W5500 protocol stack chip. In the system， the network disconnection automatic reconnection function is added， and the CRC redundancy error check is used to discern the data and achieve the filtering of illegal data. The design scheme of the system is introduced， and the system is tested with the evaluation indexes of frame loss rate， bit error rate and transmission speed. The test results show that the system can transmit data accurately and the data transmission rate is high.

Keywords： FPGA； TCP/IP network communication； W5500 protocol stack； CRC check； USB； bit error rate

目前網(wǎng)絡(luò)通信在各個(gè)領(lǐng)域應(yīng)用廣泛。網(wǎng)絡(luò)通信使用的協(xié)議一般有TCP/IP協(xié)議和UDP協(xié)議兩種。工程運(yùn)用中，實(shí)現(xiàn)網(wǎng)絡(luò)通信有兩種形式，一種是通過(guò)純軟件實(shí)現(xiàn)，一種是通過(guò)硬件實(shí)現(xiàn)。純軟件必須依賴(lài)于操作系統(tǒng)，容易受到攻擊。相對(duì)而言，硬件實(shí)現(xiàn)直接基于狀態(tài)機(jī)對(duì)數(shù)據(jù)處理，安全性能更好，并且方便從最底層對(duì)數(shù)據(jù)進(jìn)行甄別。本文設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA的網(wǎng)絡(luò)通信系統(tǒng)[1]，該系統(tǒng)使用協(xié)議棧芯片W5500[2]實(shí)現(xiàn)TCP/IP網(wǎng)絡(luò)連接，并對(duì)數(shù)據(jù)添加CRC冗余校驗(yàn)以去除非法數(shù)據(jù)，系統(tǒng)通過(guò)USB數(shù)據(jù)線(xiàn)與上位機(jī)進(jìn)行通信。本文詳細(xì)介紹了系統(tǒng)的設(shè)計(jì)和測(cè)試，并對(duì)測(cè)試結(jié)果進(jìn)行了分析。

1 總體設(shè)計(jì)方案

本系統(tǒng)由USB模塊、CRC校驗(yàn)?zāi)K、W5500網(wǎng)絡(luò)模塊組成，各大模塊之間使用FIFO[3]（First Input First Output）存儲(chǔ)數(shù)據(jù)。在發(fā)送部分，上位機(jī)通過(guò)USB發(fā)送數(shù)據(jù)到FPGA，F(xiàn)PGA對(duì)數(shù)據(jù)進(jìn)行CRC計(jì)算，將計(jì)算得到的CRC校驗(yàn)碼添加在數(shù)據(jù)幀后面，然后通過(guò)W5500芯片數(shù)據(jù)發(fā)送到阿里云服務(wù)器。在接收部分，W5500芯片收到數(shù)據(jù)存儲(chǔ)到FIFO中，F(xiàn)PGA數(shù)據(jù)進(jìn)行CRC校驗(yàn)以判斷數(shù)據(jù)是否正確合法，將通過(guò)校驗(yàn)的數(shù)據(jù)通過(guò)USB發(fā)送到上位機(jī)，丟棄沒(méi)有通過(guò)校驗(yàn)的數(shù)據(jù)。系統(tǒng)總體框架圖如圖1所示。

2 模塊設(shè)計(jì)

2.1 USB模塊

USB模塊選用的芯片是CY7C68013，傳輸模式采用批量傳輸[4]。批量傳輸使用批量事務(wù)傳輸數(shù)據(jù)，適用于數(shù)據(jù)量很大的場(chǎng)合。USB模塊包含固件程序和FPGA控制模塊。固件程序用來(lái)與上位機(jī)進(jìn)行數(shù)據(jù)傳遞，固件設(shè)定了USB端口的個(gè)數(shù)和大小。本系統(tǒng)采用兩個(gè)三層緩沖的2號(hào)和6號(hào)端口。2號(hào)端口用來(lái)發(fā)送數(shù)據(jù)，6號(hào)端口用來(lái)接收數(shù)據(jù)。FPGA控制用來(lái)協(xié)調(diào)2個(gè)端口的工作模式，因芯片的數(shù)據(jù)線(xiàn)是16位，需要用片選使能控制2個(gè)端口。USB芯片與FPGA的連接圖如圖2所示。

當(dāng)FLAGA信號(hào)為低電平時(shí)表示EP2中收到了上位機(jī)發(fā)送來(lái)的數(shù)據(jù)，將數(shù)據(jù)讀取到存儲(chǔ)區(qū)中，供下一個(gè)模塊使用。

FLAGC信號(hào)為低時(shí)，表示USB模塊此時(shí)可以向上位機(jī)發(fā)送數(shù)據(jù)。USB模塊發(fā)送和接收部分使用同一組數(shù)據(jù)總線(xiàn)和地址總線(xiàn)，數(shù)據(jù)總線(xiàn)是雙向的。通過(guò)SLOE控制其傳輸方向。另外CY7C68013的工作機(jī)制是當(dāng)EP6緩沖區(qū)中存滿(mǎn)512 B（該值可以根據(jù)端點(diǎn)緩沖重?cái)?shù)改變）的數(shù)據(jù)時(shí)，芯片才會(huì)將數(shù)據(jù)發(fā)送到上位機(jī)[5]。實(shí)際應(yīng)用中的數(shù)據(jù)往往是有一定的存儲(chǔ)結(jié)構(gòu)，需要將一幀數(shù)據(jù)完整地發(fā)送到上位機(jī)。因此使用圖2中所示的PKTEND信號(hào)，將該信號(hào)拉低，便可以將EP6緩沖區(qū)中的數(shù)據(jù)以一整幀發(fā)送出去。

2.2 CRC模塊

CRC校驗(yàn)[6]（循環(huán)冗余差錯(cuò)編碼）由于其抗干擾能力強(qiáng)、便于對(duì)數(shù)據(jù)校驗(yàn)，因此廣泛用于數(shù)據(jù)差錯(cuò)檢測(cè)中。CRC校驗(yàn)的基本思想是將發(fā)送端要傳輸?shù)膍位二進(jìn)制數(shù)據(jù)，以二進(jìn)制除法生成一個(gè)r位的校驗(yàn)碼，附加在信息后面。當(dāng)接收方接收到數(shù)據(jù)，以同樣的方式對(duì)其進(jìn)行計(jì)算校驗(yàn)碼。將計(jì)算得到的檢驗(yàn)碼和收到的校驗(yàn)碼進(jìn)行對(duì)比，相同則數(shù)據(jù)無(wú)誤，反之說(shuō)明數(shù)據(jù)傳輸出錯(cuò)。

模塊中使用IP核生成的只讀ROM來(lái)存儲(chǔ)生成好的查找表，使用IP核生成的雙口RAM來(lái)存儲(chǔ)一整幀數(shù)據(jù)，整個(gè)CRC校驗(yàn)的流程圖如圖3所示。

CRC校驗(yàn)的實(shí)現(xiàn)一般有逐位運(yùn)算法[7]和查表法[8]。相比較而言，在FPGA中，同一個(gè)時(shí)鐘下查表法速度更快，占用的時(shí)鐘周期更少。原因是查表法提前根據(jù)校驗(yàn)多項(xiàng)式，將需要的數(shù)據(jù)提前計(jì)算好，在計(jì)算CRC校驗(yàn)碼時(shí)便可以進(jìn)行直接使用，以此來(lái)減少運(yùn)算時(shí)間。

本系統(tǒng)中選用基于查表法的CRC32校驗(yàn)，對(duì)應(yīng)的校驗(yàn)多項(xiàng)式為：

當(dāng)系統(tǒng)發(fā)送數(shù)據(jù)時(shí)，需要對(duì)數(shù)據(jù)添加CRC校驗(yàn)碼，首先從FIFO中讀取一整幀數(shù)據(jù)，存儲(chǔ)到雙口RAM中并且記錄數(shù)據(jù)幀的長(zhǎng)度；初始化CRC寄存器，CRC高8位于數(shù)據(jù)位進(jìn)行異或得到索引表地址；從ROM中讀取索引表值，CRC寄存器左移8位；與索引表值進(jìn)行異或運(yùn)算，根據(jù)數(shù)據(jù)幀的長(zhǎng)度確定是否運(yùn)算完畢。計(jì)算完畢之后，將CRC校驗(yàn)碼添加在數(shù)據(jù)幀后面，將數(shù)據(jù)傳遞給下一個(gè)模塊。

在本文所述系統(tǒng)中，在處理發(fā)送數(shù)據(jù)時(shí)向數(shù)據(jù)幀末尾添加CRC校驗(yàn)碼，處理接收數(shù)據(jù)時(shí)將數(shù)據(jù)幀進(jìn)行CRC校驗(yàn)，將通過(guò)CRC校驗(yàn)的數(shù)據(jù)通過(guò)USB傳輸?shù)缴衔粰C(jī)，沒(méi)有通過(guò)校驗(yàn)的數(shù)據(jù)視為非法數(shù)據(jù)，直接丟棄即可?；谶@種方式一定程度上保證了系統(tǒng)傳輸給上位機(jī)的數(shù)據(jù)的安全性。

2.3 W5500網(wǎng)絡(luò)模塊

2.3.1 W5500芯片

W5500是Wiznet公司生產(chǎn)的一款以太網(wǎng)協(xié)議棧芯片，支持固件TCP/IP協(xié)議。高速網(wǎng)絡(luò)數(shù)據(jù)傳輸，速率可達(dá)到50 Mbit/s；支持混合網(wǎng)絡(luò)TCP/IP協(xié)議棧；可根據(jù)端口通信數(shù)據(jù)吞吐量動(dòng)態(tài)調(diào)整內(nèi)部TX/RX存儲(chǔ)器的分配；內(nèi)嵌10BaseT/100BaseTX的以太網(wǎng)物理層；支持自動(dòng)握手。W5500與外圍設(shè)備采用總線(xiàn)連接方式[9]，通過(guò)地址總線(xiàn)和數(shù)據(jù)總線(xiàn)對(duì)芯片各個(gè)寄存器進(jìn)行處理，這使得使用W5500進(jìn)行以太網(wǎng)接口的開(kāi)發(fā)更加方便。

2.3.2 W5500硬件接口設(shè)計(jì)

W5500芯片與FPGA的連接示意圖如圖4所示，發(fā)送和接收數(shù)據(jù)使用同一組地址總線(xiàn)和數(shù)據(jù)總線(xiàn)。信號(hào)線(xiàn)包括片選CS、讀使能RD、寫(xiě)使能WR、復(fù)位RST、10位的地址總線(xiàn)以及16位的數(shù)據(jù)總線(xiàn)。

2.3.3 W5500模塊邏輯設(shè)計(jì)

該模塊從邏輯上可以劃分為2個(gè)部分，即芯片配置和數(shù)據(jù)的接收和發(fā)送[10]。芯片配置主要分為芯片的初始化、模式寄存器配置、中斷寄存器配置、網(wǎng)絡(luò)寄存器配置、重復(fù)發(fā)送和超時(shí)寄存器配置、發(fā)送和接收存儲(chǔ)器大小和類(lèi)型配置，配置流程圖如圖5所示。

1） W5500復(fù)位

W5500由于不支持上電自動(dòng)復(fù)位，因此需要手動(dòng)復(fù)位。根據(jù)芯片手冊(cè)，復(fù)位信號(hào)低有效且需要至少持續(xù)2 μs。本系統(tǒng)使用的時(shí)鐘為50 MHz，根據(jù)計(jì)算復(fù)位信號(hào)需要保持低電平100個(gè)時(shí)鐘周期，此外復(fù)位信號(hào)恢復(fù)高電平至少保持10 ms使鎖相環(huán)邏輯穩(wěn)定。

2） 模式寄存器

模式寄存器可以設(shè)置W5500芯片的工作模式，例如接口模式、存儲(chǔ)器的地址訪問(wèn)模式等。

3） 中斷寄存器

W5500芯片中各個(gè)事件的發(fā)生是以產(chǎn)生相應(yīng)的中斷進(jìn)行標(biāo)示，初始化階段需要進(jìn)行配置。

4） 網(wǎng)絡(luò)寄存器

此部分配置包含本機(jī)MAC地址、網(wǎng)關(guān)地址、子網(wǎng)掩碼和本機(jī)IP地址。

5） 重復(fù)發(fā)送計(jì)數(shù)和超時(shí)寄存器

重復(fù)發(fā)送超時(shí)時(shí)間的值決定了TCP模式下重新發(fā)送的時(shí)間周期，當(dāng)系統(tǒng)重復(fù)發(fā)送計(jì)數(shù)寄存器的值，將產(chǎn)生超時(shí)中斷。

6） 發(fā)送和接收存儲(chǔ)器

設(shè)定發(fā)送和接收存儲(chǔ)器的大小和類(lèi)型。

當(dāng)W5500工作在發(fā)送狀態(tài)，首先訪問(wèn)socket1的剩余空間寄存器，判斷手否足夠容納一幀的數(shù)據(jù)。剩余空間大于一幀數(shù)據(jù)長(zhǎng)度則將一幀數(shù)據(jù)寫(xiě)入到發(fā)送TX存儲(chǔ)器，然后將數(shù)據(jù)幀的長(zhǎng)度寫(xiě)入長(zhǎng)度寄存器S1_TX_WRSR，最后執(zhí)行發(fā)送命令。發(fā)送和接收數(shù)據(jù)邏輯流程圖如圖6所示。

根據(jù)芯片手冊(cè)可以查詢(xún)到發(fā)送命令為0x10，將其寫(xiě)入命令寄存器S1_CR。執(zhí)行發(fā)送命令后，檢測(cè)socket1的中段寄存器是否產(chǎn)生發(fā)送成功中斷，當(dāng)SEND_OK為0x10表明發(fā)送成功，則清除中斷。

若沒(méi)有發(fā)送成功說(shuō)明此時(shí)數(shù)據(jù)發(fā)送出現(xiàn)了問(wèn)題，檢測(cè)socket1狀態(tài)是否為關(guān)閉狀態(tài)（CLOSED），若關(guān)閉需要進(jìn)行重新連接。在實(shí)驗(yàn)中發(fā)現(xiàn)，在一些移動(dòng)信號(hào)較差的地方進(jìn)行測(cè)試時(shí)，發(fā)現(xiàn)在極少數(shù)情況下網(wǎng)絡(luò)會(huì)斷線(xiàn)，因此斷線(xiàn)重連對(duì)于設(shè)備的可靠性至關(guān)重要。

當(dāng)W5500工作在接收狀態(tài)，接收過(guò)程相對(duì)而言操作更為簡(jiǎn)便。首先判斷接收長(zhǎng)度寄存器S1_RX_RSR，如果長(zhǎng)度大于0，意味著接收到了數(shù)據(jù)，則讀取出接收RX存儲(chǔ)器中的數(shù)據(jù)，最后執(zhí)行接收完成命令。

由于W5500芯片發(fā)送和接收共用一組數(shù)據(jù)線(xiàn)和地址線(xiàn)，因此需要不停地進(jìn)行發(fā)送和接收的狀態(tài)轉(zhuǎn)換。

3 測(cè) 試

以上介紹了系統(tǒng)的設(shè)計(jì)方案和各個(gè)模塊的實(shí)現(xiàn)。為了驗(yàn)證系統(tǒng)是否能夠正常工作，對(duì)系統(tǒng)進(jìn)行了測(cè)試。主要測(cè)試指標(biāo)為：數(shù)據(jù)的傳輸速率；丟幀率；誤碼率。

測(cè)試方法為黑盒測(cè)試。首先，上位機(jī)生成固定格式的數(shù)據(jù)，每一幀數(shù)據(jù)都有計(jì)數(shù)，然后發(fā)送給FPGA，F(xiàn)PGA將數(shù)據(jù)發(fā)送給服務(wù)器，與此同時(shí)上位機(jī)從服務(wù)器接收數(shù)據(jù)，對(duì)收到的數(shù)據(jù)進(jìn)行統(tǒng)計(jì)，計(jì)算出設(shè)備傳輸速率、丟幀率和誤碼率。硬件實(shí)物圖如圖7所示（本文描述的是硬件實(shí)物圖中的一部分），測(cè)試軟件截圖如圖8所示。

從表1中可以看出，丟幀率和誤碼率均為0，符合TCP傳輸?shù)奶匦?。在傳輸速度上，在未達(dá)到最大的傳輸速度之前，傳輸速度和幀長(zhǎng)之間近似呈現(xiàn)線(xiàn)性關(guān)系。當(dāng)達(dá)到最大速度后，速度將不再隨幀長(zhǎng)的速度變化。因此在實(shí)際工程中相同的網(wǎng)絡(luò)環(huán)境下，設(shè)定一個(gè)合適的數(shù)據(jù)幀長(zhǎng)度很重要，數(shù)據(jù)幀長(zhǎng)度太小則會(huì)影響數(shù)據(jù)傳輸速度。

當(dāng)數(shù)據(jù)幀的長(zhǎng)度不同時(shí)，對(duì)應(yīng)的速度如圖9所示。

本系統(tǒng)服務(wù)器帶寬為2 Mbit/s，因此理論的最大傳輸速度為256 kB/s，本次測(cè)試中最大速度為242 kB/s，比較接近理論的最大值。可見(jiàn)本系統(tǒng)基本達(dá)到理論最大傳輸速度。若提高服務(wù)器帶寬，速度將進(jìn)一步提升。

4 結(jié) 語(yǔ)

本文詳細(xì)介紹了基于FPGA的TCP網(wǎng)絡(luò)通信的設(shè)計(jì)方案，并在系統(tǒng)中添加了CRC校驗(yàn)對(duì)數(shù)據(jù)進(jìn)行合法檢測(cè)，避免了非法數(shù)據(jù)進(jìn)入。在網(wǎng)絡(luò)環(huán)境較差，網(wǎng)絡(luò)斷開(kāi)時(shí)會(huì)自動(dòng)檢測(cè)網(wǎng)絡(luò)連接狀態(tài)實(shí)現(xiàn)自動(dòng)重連，系統(tǒng)更加適應(yīng)復(fù)雜的網(wǎng)絡(luò)環(huán)境。相對(duì)純軟件網(wǎng)絡(luò)通信，基于FPGA的網(wǎng)絡(luò)通信在數(shù)據(jù)的安全性上更具優(yōu)勢(shì)，F(xiàn)PGA通過(guò)時(shí)序?qū)?shù)據(jù)進(jìn)行控制，加強(qiáng)了通信系統(tǒng)的安全性。本文描述的方案在項(xiàng)目中達(dá)到系統(tǒng)要求，但是在通信速度上仍然有提高的空間，在數(shù)據(jù)安全上也可以考慮對(duì)數(shù)據(jù)進(jìn)行加密傳輸。

參考文獻(xiàn)

[1] 楊光陽(yáng).基于FPGA的硬件千兆網(wǎng)絡(luò)通信設(shè)計(jì)[D].成都：電子科技大學(xué)，2015.

YANG Guangyang. FPGA?based hardware Gigabit network communications design [D]. Chengdu： University of Electronic Science and Technology of China， 2015.

[2] 曾紅，黨盼盼.基于W5500的嵌入式系統(tǒng)以太網(wǎng)網(wǎng)關(guān)設(shè)計(jì)[J].網(wǎng)絡(luò)安全技術(shù)與應(yīng)用，2015（2）：36?37.

ZENG Hong， DANG Panpan. Design of embedded system Ethernet gateway based on W5500 [J]. Network security technology and application， 2015（2）： 36?37.

[3] 黃凡.一種基于FPGA的異步FIFO設(shè)計(jì)方法[J].微處理機(jī)，2017，38（1）：23?26.

HUANG Fan. A design method of asynchronous FIFO based on FPGA [J]. Microprocessors， 2017， 38（1）： 23?26.

[4] 劉志華，郭付才，彭新偉，等.基于CY7C68013A的FPGA配置和通信接口設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2013，39（2）：18?21.

LIU Zhihua， GUO Fucai， PENG Xinwei， et al. FPGA configuration and communication interface design based on CY7C68013A [J]. Application of electronic technique， 2013， 39（2）： 18?21.

[5] 趙靜，馬尚昌.基于CY7C68013的USB 2.0通信接口的設(shè)計(jì)[J].微型機(jī)與應(yīng)用，2015，34（22）：61?63.

ZHAO Jing， MA Shangchang. Design of USB2.0 communication interface based on CY7C68013 [J]. Microcomputer and its applications， 2015， 34（22）： 61?63.

[6] 常天海，胡鑒.基于FPGA的CRC并行算法研究與實(shí)現(xiàn)[J].微處理機(jī)，2010，31（2）：45?48.

CHANG Tianhai， HU Jian. Research and implementation of CRC parallel algorithm based on FPGA [J]. Microprocessors， 2010， 31（2）： 45?48.

[7] 周亮，余小平.基于FPGA的循環(huán)冗余校驗(yàn)碼設(shè)計(jì)[J].電子世界，2015（14）：154?155.

ZHOU Liang， YU Xiaoping. Design of cyclic redundancy check code based on FPGA [J]. Electronics world， 2015（14）： 154?155.

[8] 張焱，任勇峰，齊蕾，等.基于FPGA的CRC校驗(yàn)算法的實(shí)現(xiàn)[J].電子器件，2015（1）：222?226.

ZHANG Yan， REN Yongfeng， QI Lei， et al. Realization of CRC checking algorithm based on FPGA [J]. Chinese journal of electron devices， 2015（1）： 222?226.

[9] 夏忠海，任勇峰，賈興中，等.基于FPGA的CRC查表法設(shè)計(jì)及優(yōu)化[J].電測(cè)與儀表，2017，54（3）：54?59.

XIA Zhonghai， REN Yongfeng， JIA Xingzhong， et al. Design and optimization of CRC look?up table method based on FPGA [J]. Electrical measurement and instrumentation， 2017， 54（3）： 54?59.

[10] 白佳俊，孟祥勇，張德平，等.基于W5500和FPGA的實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2013，39（4）：19?21.

BAI Jiajun， MENG Xiangyong， ZHANG Deping， et al. Design of real?time data acquisition system based on W5500 and FPGA [J]. Application of electronic technique， 2013， 39（4）： 19?21.