唐升，王天翔，雷浩丹，侯榆青，呂亞林

（1.西北大學(xué) 信息科學(xué)與技術(shù)學(xué)院，西安 710127；2.濟(jì)南市計(jì)量檢定測試院，濟(jì)南 250002）

0 引言

準(zhǔn)確測量兩個(gè)弦波信號(hào)之間的相位差在通信、電力、地質(zhì)勘探、故障診斷、航空航天等領(lǐng)域有著重要意義[1-4]。近年來，隨著電子計(jì)算機(jī)技術(shù)的不斷發(fā)展和相位差測量在不同應(yīng)用領(lǐng)域技術(shù)需求的不斷增加，涌現(xiàn)出許多的相位差測量方法。根據(jù)不同的電路類型和結(jié)構(gòu)，這些測量方法可以分為傳統(tǒng)模擬方法和數(shù)字方法。得益于微處理器與大規(guī)模集成電路的發(fā)展，數(shù)字化的測量方法表現(xiàn)出諸多優(yōu)點(diǎn)。例如，精度高、體積小、成本低、靈活性好等[5-8]。數(shù)字化測量方法的實(shí)現(xiàn)大多依賴于計(jì)算機(jī)、微處理器（MCU，microcontroller unit）或數(shù)字信號(hào)處理器（DSP，digital signal processor）平臺(tái)。目前擁有多核處理器的計(jì)算機(jī)平臺(tái)在實(shí)現(xiàn)大數(shù)據(jù)量算法的時(shí)候通常不會(huì)存在運(yùn)算速度不足的問題，但是很難滿足測量系統(tǒng)的便攜性、小型化需求。體積相對(duì)較小的測量系統(tǒng)一般采用MCU或DSP來實(shí)現(xiàn)數(shù)據(jù)運(yùn)算處理，它們的算法指令通常在芯片內(nèi)部被順序地執(zhí)行，隨之而來的速度瓶頸是不可避免的?，F(xiàn)代高速和大容量現(xiàn)場可編程門陣列FPGA（field programmable gate array）的出現(xiàn)和應(yīng)用有望克服上述技術(shù)方案的缺點(diǎn)。本文提出了一種基于FPGA的數(shù)字相關(guān)法測量弦波信號(hào)相位差的技術(shù)方案，并針對(duì)技術(shù)方案中數(shù)據(jù)同步采集問題和利用硬件描述語言（Verilog HDL或Verilog）實(shí)現(xiàn)相關(guān)法的關(guān)鍵技術(shù)進(jìn)行了討論分析，并給出了解決方案。

1 相關(guān)法測量弦波信號(hào)相位差的基本原理

與傳統(tǒng)的計(jì)數(shù)器測量不同，相關(guān)法測量相位差是一種以數(shù)字信號(hào)處理為核心的數(shù)字化測量技術(shù)。概括而言，該方法使用若干針對(duì)兩個(gè)待測弦波信號(hào)的采樣點(diǎn)來計(jì)算它們的互相關(guān)函數(shù)值和自相關(guān)函數(shù)值，并通過反余弦求解來完成兩個(gè)信號(hào)相位差的解算。

假設(shè)兩個(gè)待測弦波信號(hào)為正弦信號(hào)，分別表示為：

式（1）和（2）中，A和B分別表示兩個(gè)待測信號(hào)的幅度值。其中的分別表示疊加在兩個(gè)信號(hào)上的噪聲。jD是兩個(gè)待測信號(hào)之間存在的相位差值。

針對(duì)兩個(gè)待測弦波信號(hào)(x)t和(y)t在時(shí)間T內(nèi)進(jìn)行相關(guān)處理，有：

式（3）中，T的取值一般為待測信號(hào)周期的整數(shù)倍。而且從式（3）可以看出，兩個(gè)待測弦波信號(hào)(x)t和(y)t的互相關(guān)函數(shù)值的大小主要取決于兩個(gè)信號(hào)之間的相位差jD和延遲量t的大小。當(dāng)t→0的時(shí)候，互相關(guān)函數(shù)值的大小就主要由兩個(gè)信號(hào)之間的相位差Dj決定。通常情況下，弦波信號(hào)和隨機(jī)噪聲不相關(guān)，而且兩個(gè)隨機(jī)噪聲之間也可認(rèn)為不相關(guān)。如果0t=，那么式（3）將簡化為：

式（5）中，k＝0，1，2，…。在兩個(gè)待測弦波信號(hào)(x)t和(y)t的相位差不大的情況下，k＝0。又因?yàn)閮蓚€(gè)待測弦波信號(hào)(x)t和(y)t的幅度值與其自相關(guān)函數(shù)之間存在如下關(guān)系：

由式（8）可見，通過計(jì)算兩個(gè)弦波信號(hào)的互相關(guān)函數(shù)值和自相關(guān)函數(shù)值，并通過反余弦求解即可實(shí)現(xiàn)兩個(gè)信號(hào)相位差的解算。

2 相關(guān)法測量相位差的FPGA實(shí)現(xiàn)

利用MCU或DSP實(shí)現(xiàn)數(shù)字信號(hào)處理算法時(shí)，數(shù)據(jù)和指令必須在存儲(chǔ)器和運(yùn)算器之間傳輸才能完成運(yùn)算，它們的運(yùn)算任務(wù)被分解成一系列依次執(zhí)行的“讀取-運(yùn)算-儲(chǔ)存”過程，所以運(yùn)算過程在本質(zhì)上是串行的，使得計(jì)算速度受到存儲(chǔ)器和運(yùn)算器之間信息傳輸速度的限制。FPGA是一種新型的數(shù)字電路。傳統(tǒng)的數(shù)字電路芯片都具有固定的電路和功能，而FPGA可以直接下載用戶現(xiàn)場設(shè)計(jì)的數(shù)字電路。FPGA技術(shù)顛覆了數(shù)字電路傳統(tǒng)的“設(shè)計(jì)-流片-封裝”的工藝過程，直接在成品FPGA芯片上開發(fā)新的數(shù)字電路，擴(kuò)大了專用數(shù)字電路的用戶范圍和應(yīng)用領(lǐng)域。FPGA芯片中的每個(gè)邏輯門在每個(gè)時(shí)鐘周期都同時(shí)進(jìn)行著某種邏輯運(yùn)算，因此FPGA本質(zhì)上是一個(gè)超大規(guī)模的并行計(jì)算設(shè)備，非常適合用于開發(fā)并行高速計(jì)算應(yīng)用。因此，本文以FPGA為運(yùn)算核心，提出一種基于相關(guān)法的弦波信號(hào)相位差測量方案。設(shè)計(jì)方案的基本結(jié)構(gòu)如圖1所示，包括了信號(hào)調(diào)理電路、數(shù)據(jù)同步采集電路、FPGA電路和串口電平轉(zhuǎn)換電路。

圖1 系統(tǒng)結(jié)構(gòu)

2.1 數(shù)據(jù)的同步采集

如圖1所示的弦波信號(hào)相位差測量中，兩個(gè)待測信號(hào)首先經(jīng)過信號(hào)調(diào)理，然后進(jìn)行數(shù)據(jù)的同步采集和處理。信號(hào)調(diào)理的作用是將待測信號(hào)進(jìn)行適當(dāng)轉(zhuǎn)換，使之滿足后級(jí)電路的輸入要求。數(shù)據(jù)同步采集電路的主要功能是將信號(hào)調(diào)理后的兩個(gè)弦波信號(hào)進(jìn)行采樣，并將采樣數(shù)據(jù)通過數(shù)據(jù)總線傳送至FPGA進(jìn)行數(shù)字信號(hào)處理，解算相位差。這種數(shù)字化測量模式要求對(duì)兩路弦波信號(hào)的每一次采樣嚴(yán)格在同一時(shí)刻完成。如圖2所示，其中TD為數(shù)據(jù)采樣間隔，Au為信號(hào)幅度，t為采樣時(shí)間。假設(shè)針對(duì)兩個(gè)弦波信號(hào)的采樣不在同一時(shí)刻，而是兩次采樣之間存在一個(gè)微小的時(shí)間差tD，那么計(jì)算兩個(gè)信號(hào)相位差jD時(shí)有：

式（9）中，rjD為兩個(gè)待測弦波信號(hào)之間的實(shí)際相位差，f為它們的頻率標(biāo)稱值，2πftD為非同步采樣導(dǎo)致的測量誤差。

圖2 針對(duì)弦波信號(hào)的同步采樣與非同步采樣

因此電路設(shè)計(jì)中應(yīng)選擇合理的AD轉(zhuǎn)換器，并嚴(yán)格控制對(duì)應(yīng)兩個(gè)AD轉(zhuǎn)換器的采樣時(shí)序，以避免或盡量減小上述非同步采樣誤差。本文所提出的設(shè)計(jì)方案中使用16位AD芯片ADS8364實(shí)現(xiàn)同步采樣。如圖3所示，系統(tǒng)設(shè)計(jì)前端的信號(hào)調(diào)理電路基于TI公司的運(yùn)算放大器芯片OPA4132設(shè)計(jì)，主要作用是對(duì)輸入的弦波信號(hào)進(jìn)行等比例電平轉(zhuǎn)換，使之輸出的兩路差分信號(hào)符合ADS8364的輸入電壓范圍。兩路差分信號(hào)經(jīng)由兩組匹配電阻輸出至ADS8364的CHA0采樣通道和CHA1采樣通道。ADS8364的采樣參考電壓REFin由芯片內(nèi)部參考電壓REFout提供；同時(shí)REFout電壓經(jīng)過電容穩(wěn)壓濾波后輸出至信號(hào)調(diào)理電路作為差分電壓的參考。ADS8364的4條控制總線CLK，EOC，RD和HOLDA負(fù)責(zé)交互傳遞它與FPGA之間的邏輯控制指令，其中的HOLDA為采樣控制信號(hào)。由于電路設(shè)計(jì)中一個(gè)HOLDA信號(hào)同時(shí)控制CHA0和CHA1兩個(gè)采樣通道，那么可以認(rèn)為ADS8364的非同步采樣誤差主要由器件本身的孔徑抖動(dòng)決定。孔徑抖動(dòng)是AD轉(zhuǎn)換器內(nèi)部的采樣保持開關(guān)延遲不確定性造成的采樣信號(hào)相位誤差[9-10]。查閱芯片制造商的官方數(shù)據(jù)手冊可知ADS8364的孔徑抖動(dòng)典型值是50 ps[11]。例如，數(shù)字化測量100 Hz弦波信號(hào)之間的相位差，由ADS8364的孔徑抖動(dòng)導(dǎo)致的相位誤差約為1.8×10-6°，可以忽略不計(jì)。

圖3 數(shù)據(jù)同步采集電路

圖4 數(shù)據(jù)同步采集電路的時(shí)序邏輯

2.2 基于硬件描述語言的測量算法實(shí)現(xiàn)

雖然FPGA具有MCU和DSP不可比擬的高速并行處理優(yōu)勢，但是不可否認(rèn)它在數(shù)值計(jì)算，尤其是有符號(hào)數(shù)的運(yùn)算處理的靈活性表現(xiàn)稍遜。通常情況下，F(xiàn)PGA不能直接處理有符號(hào)數(shù)。因此在系統(tǒng)設(shè)計(jì)中，將兩路待測弦波信號(hào)的采樣數(shù)據(jù)同時(shí)疊加一個(gè)正向偏移量M。M的取值略大于待測信號(hào)的幅值，從而將整個(gè)相關(guān)法測量相位差的運(yùn)算變?yōu)闊o符號(hào)運(yùn)算，簡化FPGA利用硬件描述語言（Verilog HDL或Verilog）實(shí)現(xiàn)相關(guān)運(yùn)算的復(fù)雜度。因此，兩路被測信號(hào)變?yōu)椋?/p>

相應(yīng)地，兩待測弦波信號(hào)之間的自相關(guān)函數(shù)和互相關(guān)函數(shù)可表述為：

那么，兩待測弦波信號(hào)相位差的測算式可表述為：

同時(shí)，因?yàn)槿呛瘮?shù)存在如下關(guān)系：

所以，相位差測算式也可表述為：

由式（17）可知，在偏移量M已知的前提下，只要利用采樣數(shù)據(jù)準(zhǔn)確計(jì)算兩待測弦波信號(hào)的自相關(guān)值和互相關(guān)值，再進(jìn)行反正切運(yùn)算，即可推算出它們之間的相位差。由圖3可知，由OPA4132為核心構(gòu)建的信號(hào)調(diào)理電路決定了本文測量方案的弦波信號(hào)電壓為±2.5 V，那么本系統(tǒng)方案中M的取值設(shè)定為2.5，即可滿足算法的無符號(hào)運(yùn)算要求。

系統(tǒng)方案中的FPGA選用Altera公司的Cyclone EP1C12Q240I7N。FPGA的16條數(shù)據(jù)總線與同步采樣芯片ADS8364的16條數(shù)據(jù)總線相連，它的串行數(shù)據(jù)輸出DX_0連接至串行口驅(qū)動(dòng)電路。同時(shí)，利用硬件描述語言在FPGA芯片內(nèi)部構(gòu)建功能電路，如圖5所示，具體包括時(shí)序邏輯電路、數(shù)據(jù)預(yù)處理電路、相關(guān)器、加法器、根號(hào)器、反正切變換器等。其中反正切變換器設(shè)計(jì)實(shí)現(xiàn)相對(duì)復(fù)雜，是系統(tǒng)設(shè)計(jì)的核心。

圖5 硬件描述語言實(shí)現(xiàn)相關(guān)法測量相位差

本文反正切變換器設(shè)計(jì)中引入了坐標(biāo)旋轉(zhuǎn)計(jì)算機(jī)（CORDIC，coordinate rotation digital computer）算法[12]。CORDIC算法實(shí)現(xiàn)反正切計(jì)算的基本思想是用一系列與運(yùn)算基數(shù)相關(guān)的角度不斷逼近所需旋轉(zhuǎn)的角度，其本質(zhì)是一種數(shù)值逼近的方法，運(yùn)算過程僅涉及到移位和加減法操作，因而適合FPGA的硬件描述語言實(shí)現(xiàn)[13-19]。

圖6 向量旋轉(zhuǎn)示意圖

可以將式（18）改寫為矩陣向量形式：

提出式（19）中的因數(shù)cosq，則變?yōu)椋?/p>

將式（20）中的cosq去除，可以得到：

式（21）是一個(gè)“偽旋轉(zhuǎn)”方程式，即相對(duì)于式（20）所示的向量旋轉(zhuǎn)而言，x，y的值增加至它們的倍，向量模值變大，但是其旋轉(zhuǎn)的角度是相同的。任意角度q的向量旋轉(zhuǎn)，可以通過一系列連續(xù)的小角度旋轉(zhuǎn)迭代來完成。假設(shè)第n次旋轉(zhuǎn)角度為nq，則有：

如果旋轉(zhuǎn)過程遵循如下法則：

在式（24）的基礎(chǔ)上再引入第3個(gè)方程（可稱之為角度累加器），用來在每次迭代時(shí)追蹤累加的旋轉(zhuǎn)角度：

那么整理式（24）和（25）得到CORDIC算法實(shí)現(xiàn)反正切的3個(gè)基本迭代方程：

工筆花鳥細(xì)化的形式美很大程度上取決于在線條上的運(yùn)用，整齊劃一的線條需要扎實(shí)的功底，需要時(shí)間的打磨才能成就線條的力度美感，講究在器物的身上線條需要一氣呵成。

如果判決算子nd滿足下列條件：

基于式（26）所示的基本迭代方程，輸入迭代初始值0x，0y和00z= ，并通過迭代使那么綜合考慮運(yùn)算復(fù)雜度和反正切計(jì)算精度，設(shè)計(jì)方案中迭代次數(shù)n＝17。此外，由反正切函數(shù)的基本性質(zhì)可知，在π/2±附近利用CORDIC算法實(shí)現(xiàn)反正切推算時(shí)，即便是耗費(fèi)大量的FPGA資源也無法達(dá)到收斂的目的，這樣會(huì)導(dǎo)致在π/2±和π±附近的角度值無法正確解算。[0,π/4]對(duì)應(yīng)的反正切值是[0,1]，在此范圍內(nèi)進(jìn)行CORDIC基本運(yùn)算，可以簡化FPGA中數(shù)據(jù)例化的復(fù)雜度，節(jié)約FPGA資源。而且，根據(jù)文獻(xiàn)[20]所闡述的CORDIC象限擴(kuò)展處理方法，任意[0,2π]范圍內(nèi)的反正切計(jì)算可以轉(zhuǎn)換到[0,π/4]范圍內(nèi)進(jìn)行計(jì)算，保證了角度值的計(jì)算收斂。因此，本文所提出的基于FPGA的相關(guān)法測量相位差技術(shù)方案初步將測量范圍限定在[0,π/4]，即0~45°范圍之內(nèi)。

3 實(shí)驗(yàn)

根據(jù)本文所提出的基于FPGA的相關(guān)法測量相位差技術(shù)方案，研制出的原理樣機(jī)實(shí)物如圖7所示，電路板尺寸為10.0 cm×8.8 cm。原理樣機(jī)上電工作時(shí)，每秒輸出一個(gè)測量結(jié)果。為了測試本文設(shè)計(jì)方案的有效性，搭建了原理樣機(jī)測試平臺(tái)如圖8所示。以GPS時(shí)間頻率參考接收機(jī)Agilent/HP 58503輸出的10 MHz作為雙通道函數(shù)信號(hào)發(fā)生器SDG5162的外標(biāo)，然后設(shè)置SDG5162輸出兩路存在某個(gè)特定相位差值的100 Hz的正弦波作為測量對(duì)象。兩路正弦波幅度不要求嚴(yán)格相等，但要求不能超過±2.5 V輸入電壓范圍。本實(shí)驗(yàn)中兩路正弦波的幅度值皆設(shè)定為2 V。使用FPGA調(diào)試軟件SignalTap II可以觀察原理樣機(jī)實(shí)時(shí)測量結(jié)果（如圖9所示），或者在計(jì)算機(jī)上安裝串口調(diào)試工具用于接收和查看測量結(jié)果。

圖7 原理樣機(jī)實(shí)物

圖8 原理樣機(jī)測試平臺(tái)

圖9 使用Signal Tap II觀察測量結(jié)果

考慮到函數(shù)信號(hào)發(fā)生器SDG5162兩個(gè)輸出通道存在差異，實(shí)驗(yàn)過程中同時(shí)使用Pendulum公司的時(shí)間間隔測試儀CNT-81（相位差測量分辨率為0.001°）測量雙通道輸出信號(hào)的相位差，并以CNT-81的測量結(jié)果作為SDG5162雙通道輸出的實(shí)際相位偏差。實(shí)驗(yàn)測試結(jié)果如表1所示，其中Djset為SDG5162輸出兩路弦波信號(hào)設(shè)定的相位差值，Djreal為CNT-81測得的實(shí)際相位偏差。Djm為系統(tǒng)測量值，Erela為測量相對(duì)誤差?？梢娽槍?duì)100 Hz的低頻弦波信號(hào)，在0~45°范圍之內(nèi)原理樣機(jī)測量相對(duì)誤差不大于1.4%。

表1 原理樣機(jī)測試結(jié)果

4 結(jié)語

為了實(shí)現(xiàn)弦波信號(hào)相位差的快速、準(zhǔn)確地測量，本文提出一種基于FPGA的相關(guān)法技術(shù)方案。利用同步采樣技術(shù)，將待測兩路弦波信號(hào)轉(zhuǎn)化為數(shù)字量，然后送至FPGA實(shí)施相關(guān)分析、反正切變換等不同形式的信號(hào)處理，完成相位差的測算。FPGA實(shí)現(xiàn)信號(hào)處理依賴于硬件描述語言在芯片內(nèi)部構(gòu)件并行處理的邏輯電路，在實(shí)現(xiàn)較好的測量精度的前提下滿足了系統(tǒng)測量的實(shí)時(shí)性要求。實(shí)驗(yàn)結(jié)果表明，原理樣機(jī)每秒輸出一個(gè)測量結(jié)果，針對(duì)100 Hz的低頻弦波信號(hào)，在0~45°的測量范圍之內(nèi)，測量相對(duì)誤差小于1.4%。同時(shí)，該測量方案具備了體積小、便攜性好的特征，原理樣機(jī)電路板尺寸僅為10.0 cm×8.8 cm。整體設(shè)計(jì)方案，有望為相位差測量領(lǐng)域提供技術(shù)參考。

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