楊勝利 李超 余亮

摘 要： 基于IP核的SpaceWire?PCI通信卡進(jìn)行通信時(shí)，沒有考慮傳輸過程內(nèi)相位失真問題，其通信效果存在實(shí)時(shí)性能低、抗干擾性差和通用性低的缺點(diǎn)。據(jù)此設(shè)計(jì)基于FPGA的嵌入式通信系統(tǒng)的通信卡，其整體架構(gòu)由FPGA模塊、以太網(wǎng)88E1111 PHY芯片、MCP2515 CAN控制器等組成。采用FIR濾波器分布式算法處理通信卡信號(hào)傳輸時(shí)的內(nèi)相位失真問題。利用SoPC系統(tǒng)的Nios Ⅱ集成開發(fā)環(huán)境設(shè)計(jì)通信卡軟件：設(shè)計(jì)初始化程序?qū)崿F(xiàn)FPGA模塊中Cyclone Ⅲ 3C25F32芯片控制寄存器的配置；設(shè)計(jì)通信程序?qū)崿F(xiàn)通信卡中數(shù)據(jù)信息的發(fā)送和接收。實(shí)驗(yàn)證明，所設(shè)計(jì)通信卡通信效果具有實(shí)時(shí)性高，抗干擾性好及通用性高等優(yōu)勢(shì)，能夠極大地提高通信效率。

關(guān)鍵詞： FPGA； 嵌入式系統(tǒng)； 通信卡； 接口電路； 控制寄存器； 通信程序

中圖分類號(hào)： TN914?34； TP274 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2018）22?0088?04

Abstract： The SpaceWire?PCI communication card based on the IP core has the disadvantages of low real?time performance， poor anti?interference and low universality in communication effect because the internal phase distortion problem in the transmission process is not considered. Therefore， a communication card based on FPGA is designed for the embedded communication system. The overall architecture of the communication card is composed of the FPGA module， Ethernet 88E1111 PHY chip， MCP2515 CAN controller and so on. The FIR filter distributed algorithm is adopted to deal with the internal phase distortion problem during the signal transmission of the communication card. The Nios Ⅱ integrated development environment of the SoPC system is utilized to design the software of the communication card. The initialization program is designed to realize the control register configuration of the Cyclone Ⅲ 3C25F32 chip in the FPGA module. The communication program is designed to realize transmitting and receiving of data information in the communication card. The experimental results show that the designed communication card has the advantages of high real?time performance， good anti?interference and high universality in communication effect， which can greatly improve the communication efficiency.

Keywords： FPGA； embedded system； communication card； interface circuit； control register； communication program

0 引 言

目前，半導(dǎo)體技術(shù)日益成熟，研究開發(fā)大范圍可編程邏輯器件成為電子系統(tǒng)開發(fā)領(lǐng)域內(nèi)的主要研究目標(biāo)。在大范圍可編程邏輯器件中FPGA最具代表性[1]，隨著嵌入式系統(tǒng)與網(wǎng)絡(luò)結(jié)合的日益加深，其已漸漸成為未來的發(fā)展趨勢(shì)。人們能夠利用嵌入式系統(tǒng)通過網(wǎng)絡(luò)對(duì)家庭及工作、學(xué)習(xí)等不同環(huán)境中的狀態(tài)進(jìn)行遠(yuǎn)程查看。因此，嵌入式通信系統(tǒng)在未來對(duì)人們的影響更為深遠(yuǎn)[2]。傳統(tǒng)基于IP核的SpaceWire?PCI通信卡進(jìn)行通信過程中，沒有考慮傳輸過程內(nèi)相位失真問題，其通信效果存在實(shí)時(shí)性能低、抗干擾性差和通用性低等問題，已經(jīng)不能滿足人們的需求[3]。本文設(shè)計(jì)基于 FPGA的嵌入式通信系統(tǒng)通信卡提高通信系統(tǒng)的通信效率和抗干擾性。

1 基于FPGA的嵌入式通信系統(tǒng)的通信卡設(shè)計(jì)

1.1 設(shè)計(jì)通信卡總體架構(gòu)

基于FPGA的嵌入式通信系統(tǒng)通信卡總體架構(gòu)如圖1所示。采用Cyclone Ⅲ 3C25F32芯片及NiosⅡ嵌入式處理器設(shè)計(jì)通信卡FPGA模塊，其是通信卡的關(guān)鍵模塊，該模塊內(nèi)核電壓是1.2 V，內(nèi)存控制器可使用1.8 V，2.5 V和3.3 V等電壓。在FPGA模塊外增加FIR濾波器[4]、以太網(wǎng)88E1111 PHY芯片、MCP2515 CAN控制器等，其中以太網(wǎng)鏈路層傳輸速率選擇自適應(yīng)10/100/1 000 MAC與2.5 MHz，25 MHz及125 MHz時(shí)鐘頻率兩兩關(guān)聯(lián)。

1.2 設(shè)計(jì)通信卡接口電路

設(shè)計(jì)通信卡的以太網(wǎng)接口電路及CAN總線接口電路，實(shí)現(xiàn)通信卡數(shù)據(jù)的有效傳輸，可為通信卡上電提供服務(wù)[5]。以太網(wǎng)物理層和鏈路層分別采用千兆位88E1111芯片、吉比特介質(zhì)獨(dú)立接口和三速以太網(wǎng)內(nèi)核。其中88E1111芯片的內(nèi)存控制器可用2.5 V電壓，圖2為以太網(wǎng)與FPGA接口電路圖。

CAN控制器和CAN收發(fā)器分別采用MCP2515控制器和CTM8251收發(fā)器。由于MCP2515控制器的工作電壓范圍是2.7～5.5 V，為了使控制器和FPGA模塊忽略電平變更，F(xiàn)PGA供電系統(tǒng)需采用3.3 V電壓。由于CTM8251收發(fā)器可以使用3.3 V及5 V電壓的CAN控制器，因而MCP2515控制器同CTM8251收發(fā)器間同樣可以忽略電平的變更[6]。在MCP2515控制器內(nèi)含未用過的管腳，管腳內(nèi)的上拉電阻使其懸浮。設(shè)計(jì)CAN總線接口電路如圖3所示。

1.3 向FPGA模塊內(nèi)融入SoPC系統(tǒng)

經(jīng)過第1.2節(jié)的操作，為通信卡數(shù)據(jù)通信提供基礎(chǔ)，實(shí)現(xiàn)通信卡上電后，針對(duì)FPGA模塊進(jìn)行SoPC的設(shè)計(jì)，通過可編程片上技術(shù)SoPC系統(tǒng)塑造通信卡模塊的硬件模型，為通信卡的程序編程提供服務(wù)。

1） 使用可編程片上系統(tǒng)（System?on?a Programmable Chip，SoPC）Builder定制NiosⅡ處理器。進(jìn)入Quartus Ⅱ軟件，點(diǎn)擊“tools”按鍵，開始項(xiàng)目定制，其中HDL代碼由Verilog語言構(gòu)建，對(duì)目標(biāo)FPGA和時(shí)鐘進(jìn)行取舍[7]。

2） 增設(shè)模塊。點(diǎn)擊 “Avalon Components”和“Nios Ⅱ Processor”，進(jìn)入“Add New Nios ⅡProcessor”，點(diǎn)擊“Nios Ⅱ / f”（全能型CPU）， Nios ⅡCPU就這樣生成。繼續(xù)增設(shè)系統(tǒng)時(shí)鐘、FLASH和以太網(wǎng)等串行外設(shè)接口（Serial Peripheral Interface，SPI）核。

3） 模塊增設(shè)結(jié)束后，進(jìn)行中斷優(yōu)先級(jí)操作。進(jìn)行操作時(shí)SoPC Builder給不同系統(tǒng)IP模塊設(shè)置一個(gè)通過許可的基地址[8]。

4） 生成并修訂SoPC系統(tǒng)。完成上述操作后，為實(shí)現(xiàn)Nios Ⅱ處理器融入Quartus Ⅱ項(xiàng)目內(nèi)，形成SoPC系統(tǒng)并進(jìn)行修訂，全部結(jié)束后將SoPC系統(tǒng)添加進(jìn)通信卡的FPGA模塊的硬件內(nèi)，為通信卡模塊的程序編程提供服務(wù)。

2 通信卡軟件設(shè)計(jì)

本文通信卡采用SoPC系統(tǒng)中的Nios Ⅱ集成開發(fā)環(huán)境（IDE），進(jìn)行通信卡片上硬件的軟件代碼寫入，對(duì)設(shè)計(jì)通信卡軟件的效率有積極作用[9]。基于FPGA的嵌入式通信系統(tǒng)的通信卡進(jìn)行通信的步驟分為兩部分。系統(tǒng)上電和正常運(yùn)行。為實(shí)現(xiàn)正常運(yùn)行需要進(jìn)行初始化程序設(shè)計(jì)、通信程序設(shè)計(jì)。

對(duì)系統(tǒng)實(shí)施初始化，預(yù)定波特率及節(jié)點(diǎn)ID，裝備通信參考數(shù)據(jù)是通過CAN初始化函數(shù)進(jìn)行的。當(dāng)通信卡FPGA模塊中Cyclone Ⅲ 3C25F32芯片于上電或硬件上實(shí)施復(fù)位時(shí)，處于復(fù)位狀態(tài)內(nèi)，通過Nios Ⅱ處理器實(shí)現(xiàn)Cyclone Ⅲ 3C25F32芯片的控制寄存器的配置。裝備時(shí)鐘分頻寄存器：通過PeliCAN格式判斷實(shí)現(xiàn)CLKOUT管腳[10]；裝備驗(yàn)收碼寄存器對(duì)接收?qǐng)?bào)文的驗(yàn)收碼進(jìn)行描述；裝備驗(yàn)收屏蔽寄存器對(duì)照?qǐng)?bào)文和驗(yàn)收碼的相關(guān)位描述驗(yàn)收實(shí)施阻攔；除此之外還有其他寄存器裝備。圖4為初始化流程圖。

3 實(shí)驗(yàn)分析

實(shí)驗(yàn)對(duì)本文設(shè)計(jì)的基于FPGA的嵌入式通信系統(tǒng)的通信卡進(jìn)行通信功能的驗(yàn)證。設(shè)置參數(shù)如下：通過VC++ 6.0構(gòu)建客戶端操作界面；基于Windows Sockets規(guī)則設(shè)計(jì)通信卡接口。打開客戶端采用本文設(shè)計(jì)通信卡進(jìn)行以太網(wǎng)參數(shù)設(shè)定，完成連接后，對(duì)PMSM電機(jī)的電流環(huán)、速度環(huán)等參數(shù)進(jìn)行設(shè)置。圖5為客戶端得到的PMSM電機(jī)速度監(jiān)測(cè)數(shù)據(jù)。分析圖5能夠得到：客戶端使用本文設(shè)計(jì)的通信卡獲取的PMSM電機(jī)的轉(zhuǎn)速保持在400 r/min；客戶端能夠獲取的驅(qū)動(dòng)器電機(jī)數(shù)據(jù)，其數(shù)據(jù)表示完成PMSM電機(jī)轉(zhuǎn)速預(yù)定后，電機(jī)的工作速度從開始的加速轉(zhuǎn)為解剖勻速。為了驗(yàn)證本文通信卡的實(shí)時(shí)性能，利用本文設(shè)計(jì)的通信卡和基于IP核的 SpaceWire?PCI通信卡進(jìn)行實(shí)時(shí)檢測(cè)對(duì)比。對(duì)比結(jié)果見表1。

分析表1可知，基于IP的SpaceWire?PCI通信卡平均響應(yīng)時(shí)間為146 ms，而本文通信卡是利用以太網(wǎng)進(jìn)行傳輸，所以響應(yīng)時(shí)間大大降低，平均響應(yīng)時(shí)間為23 ms。實(shí)驗(yàn)證明，應(yīng)用本文通信卡可以大幅度降低服務(wù)端響應(yīng)時(shí)間，提升通信系統(tǒng)通信的實(shí)時(shí)性。

為了驗(yàn)證本文設(shè)計(jì)的通信卡具有較高的使用性能，將本文設(shè)計(jì)的通信卡與基于IP的SpaceWire?PCI通信卡在不同的性能方面進(jìn)行對(duì)比，對(duì)比結(jié)果如表2所示。

通過表2能夠得到，相比于基于IP的SpaceWire?PCI通信卡，本文設(shè)計(jì)的通信卡在抗干擾性、通用性、通信效率等方面均有較大的優(yōu)勢(shì)。實(shí)驗(yàn)證明，本文設(shè)計(jì)的通信卡具有抗干擾性好、傳輸速率快及通用性高等優(yōu)勢(shì)，能夠極大地提高通信效率。

4 結(jié) 論

本文設(shè)計(jì)基于FPGA的嵌入式通信系統(tǒng)的通信卡。其運(yùn)用FIR濾波器分布式算法處理相位失真問題，提高通信質(zhì)量；并且向通信卡FPGA模塊內(nèi)融入SoPC系統(tǒng)，實(shí)現(xiàn)通信卡初始化程序及通信程序的設(shè)計(jì)。本文設(shè)計(jì)的通信卡使用范圍將越來越廣泛，對(duì)人們未來的生活、工作、學(xué)習(xí)的影響會(huì)更為深遠(yuǎn)。

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