張承暢， 龔昱文， 羅 元， 何 豐

(重慶郵電大學(xué) 重慶市電工電子實(shí)驗(yàn)教學(xué)示范中心， 重慶 400065)

0 引 言

“數(shù)字電子技術(shù)基礎(chǔ)”是國(guó)內(nèi)高等學(xué)校電子信息類專業(yè)的基礎(chǔ)核心課程，具有較強(qiáng)的實(shí)踐性和工程性，對(duì)培養(yǎng)學(xué)生實(shí)踐和創(chuàng)新意識(shí)、打造一批適應(yīng)國(guó)際分工與合作的中國(guó)工程師有著十分重要的作用[1-3]。目前，數(shù)字電子技術(shù)基礎(chǔ)實(shí)驗(yàn)的設(shè)置主要分基礎(chǔ)類、綜合類和課程設(shè)計(jì)類[4-6]，基礎(chǔ)類實(shí)驗(yàn)驗(yàn)證課程章節(jié)內(nèi)容，帶有一定的設(shè)計(jì)性，所依托的實(shí)驗(yàn)器材以中規(guī)模集成芯片為主，如74系列芯片[7]。綜合類實(shí)驗(yàn)在內(nèi)容上包含跨章節(jié)的知識(shí)，若使用中規(guī)模芯片實(shí)現(xiàn)，則需要多片配合使用，隨著現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array，F(xiàn)PGA)的普及應(yīng)用，綜合類實(shí)驗(yàn)和課程設(shè)計(jì)類實(shí)驗(yàn)往往均使用FPGA實(shí)現(xiàn)[8,9]，所采用的實(shí)驗(yàn)平臺(tái)為由FPGA實(shí)驗(yàn)箱或開(kāi)發(fā)板[10,11]，在使用過(guò)程中，學(xué)生只需要弄清楚FPGA的管腳分配和FPGA程序配置流程，實(shí)驗(yàn)設(shè)計(jì)的重點(diǎn)集中在FPGA的軟件設(shè)計(jì)與實(shí)現(xiàn)，對(duì)于由FPGA芯片到系統(tǒng)實(shí)現(xiàn)的完整硬件、軟件一體化設(shè)計(jì)則很少涉及到。

近年來(lái)，以學(xué)校工程教育專業(yè)認(rèn)證為契機(jī)，圍繞電子信息技術(shù)專業(yè)人才的培養(yǎng)，持續(xù)、深入地進(jìn)行實(shí)驗(yàn)教學(xué)改革與創(chuàng)新[12-14]。在數(shù)字電子技術(shù)基礎(chǔ)實(shí)驗(yàn)案例設(shè)計(jì)中，引導(dǎo)學(xué)生關(guān)注工程實(shí)際，以工程實(shí)現(xiàn)為目標(biāo)，強(qiáng)調(diào)軟、硬件一體化設(shè)計(jì)和優(yōu)化。本設(shè)計(jì)屬課程設(shè)計(jì)類實(shí)驗(yàn)，由FPGA芯片到FPGA系統(tǒng)開(kāi)發(fā)板的硬件系統(tǒng)實(shí)現(xiàn)、所開(kāi)發(fā)的FPGA系統(tǒng)實(shí)現(xiàn)序列信號(hào)發(fā)生器自啟動(dòng)特性驗(yàn)證為設(shè)計(jì)任務(wù)，將學(xué)生軟、硬件設(shè)計(jì)能力培養(yǎng)與課程知識(shí)重、難點(diǎn)融合對(duì)接，突出實(shí)踐教學(xué)，激發(fā)學(xué)生學(xué)習(xí)興趣，發(fā)掘?qū)W生實(shí)驗(yàn)探究意識(shí)，提升課程建設(shè)和人才培養(yǎng)質(zhì)量[15]。

1 實(shí)驗(yàn)內(nèi)容與任務(wù)

1.1 實(shí)驗(yàn)?zāi)康呐c原理

1.1.1實(shí)驗(yàn)?zāi)康?/p>

這是一個(gè)數(shù)字電子技術(shù)中用FPGA設(shè)計(jì)通信領(lǐng)域常用的序列信號(hào)發(fā)生器的實(shí)驗(yàn)案例，要求學(xué)生掌握數(shù)字設(shè)計(jì)中的軟、硬件設(shè)計(jì)及系統(tǒng)調(diào)試。需要綜合運(yùn)用數(shù)字技術(shù)中的時(shí)序邏輯電路設(shè)計(jì)的基本方法、Verilog HDL/VHDL設(shè)計(jì)語(yǔ)言、Altium Designer原理圖和PCB圖設(shè)計(jì)、電子器件的選型、電路的測(cè)試等相關(guān)知識(shí)和方法。強(qiáng)調(diào)平時(shí)學(xué)習(xí)與工程實(shí)際相結(jié)合。

1.1.2實(shí)驗(yàn)原理

(向上取整)，由此確定2n個(gè)狀態(tài)，其中N個(gè)狀態(tài)的循環(huán)構(gòu)成電路的有效循環(huán)。由于可編程邏輯芯片F(xiàn)PGA開(kāi)機(jī)啟動(dòng)時(shí)內(nèi)部觸發(fā)器的初始狀態(tài)均為0，即使序列中沒(méi)有出現(xiàn)n個(gè)全0的片段，電路的工作也從全0的狀態(tài)開(kāi)始進(jìn)入主循環(huán)，因此，僅將2n-N個(gè)剩余狀態(tài)中的2n-N-1個(gè)非全0狀態(tài)作為偏離態(tài)。序列信號(hào)發(fā)生器的正常工作表現(xiàn)為N個(gè)有效狀態(tài)的循環(huán)，一旦出現(xiàn)干擾，狀態(tài)脫離主循環(huán)進(jìn)入偏離態(tài)，其工作狀態(tài)分為：① 偏離態(tài)的自循環(huán)，即系統(tǒng)不能自啟動(dòng)；② 偏離態(tài)回到主循環(huán)，即系統(tǒng)能夠自啟動(dòng)。自啟動(dòng)所需的時(shí)鐘周期數(shù)為m，則1≤m≤2n-N-1，定義m=2n-N-1為慢速自啟動(dòng)，m=1為快速自啟動(dòng)，其余1

1.2 實(shí)驗(yàn)的內(nèi)容、任務(wù)

(1) 設(shè)計(jì)FPGA硬件開(kāi)發(fā)板。

(2) 結(jié)合原理圖和硬件描述語(yǔ)言在FPGA中設(shè)計(jì)給定序列信號(hào)發(fā)生器，給定序列111100010，用發(fā)光二極管直觀顯示狀態(tài)的循環(huán)過(guò)程。

(3) 能夠脫機(jī)演示序列信號(hào)發(fā)生器不能自啟動(dòng)、慢速自啟動(dòng)、中速自啟動(dòng)、快速自啟動(dòng)過(guò)程。

1.3 軟硬件一體化設(shè)計(jì)

軟硬件一體化設(shè)計(jì)架構(gòu)如圖1所示。

圖1 軟硬件一體化設(shè)計(jì)框圖

硬件和軟件的設(shè)計(jì)是分開(kāi)進(jìn)行的，硬件設(shè)計(jì)通過(guò)分析FPGA的電源方案、管腳分布、配置及外圍接口等，形成設(shè)計(jì)電路，通過(guò)Altium designer軟件開(kāi)發(fā)硬件原理圖和PCB圖，由PCB圖制作成PCB，完成電子元器件的焊接和調(diào)試，形成FPGA硬件電路板。軟件設(shè)計(jì)通過(guò)分析序列信號(hào)發(fā)生器功能，形成組合邏輯電路和時(shí)序邏輯電路實(shí)現(xiàn)的功能電路，該電路在ISE開(kāi)發(fā)軟件環(huán)境中的實(shí)現(xiàn)方式可以是原理圖或者是硬件描述語(yǔ)言，開(kāi)發(fā)好的程序經(jīng)過(guò)編譯和仿真生成可配置的文件。最后是程序文件的編程下載、軟硬件聯(lián)合測(cè)試和功能演示。

2 FPGA硬件系統(tǒng)設(shè)計(jì)

硬件系統(tǒng)結(jié)構(gòu)如圖2所示。

實(shí)驗(yàn)選用XCV100TQ144作為序列信號(hào)發(fā)生器的邏輯器件，選擇其配置PROM芯片系列中的XCF32P，利用該芯片的多版本特性，可同時(shí)存儲(chǔ)4個(gè)配置文件，分別存儲(chǔ)不能自啟動(dòng)、慢速自啟動(dòng)、中速自啟動(dòng)、快速自啟動(dòng)等四種自啟動(dòng)方案。用綠燈和紅燈分別指示有效循環(huán)狀態(tài)和偏離狀態(tài)。

選用Altium Designer軟件設(shè)計(jì)開(kāi)發(fā)板電路原理圖和PCB圖，采用自頂向下的設(shè)計(jì)方法設(shè)計(jì)原理圖，PCB圖的設(shè)計(jì)通過(guò)手工布線完成。硬件系統(tǒng)包括電源、時(shí)鐘、FPGA、配置PROM、JTAG、顯示部分(紅、綠燈)和控制接口(含配置復(fù)位、狀態(tài)置位、狀態(tài)初值設(shè)置、版本選擇)等幾部分。

圖2 硬件結(jié)構(gòu)圖

完成設(shè)計(jì)、元件貼裝后的電路板如圖3所示。

電源選擇常用集成芯片1117-3.3/2.5/1.8，時(shí)鐘用有源晶體振蕩器，考慮有源晶體振蕩器的頻率都較高，F(xiàn)PGA內(nèi)部分頻后送給序列發(fā)生器作為工作時(shí)鐘，分頻后的頻率以使紅、綠燈的交替顯示能為人觀察到為原則，如1 Hz。

XCF32P設(shè)置為可存儲(chǔ)4個(gè)設(shè)計(jì)的多版本方案，其存儲(chǔ)結(jié)構(gòu)如圖4所示，4個(gè)版本的文件通過(guò)版本選擇控制信號(hào)sel1和sel0的取值組合選擇，其值00、01、10、11分別對(duì)應(yīng)REV0、REV1、REV2、REV3。

3 軟件設(shè)計(jì)方案

3.1 自啟動(dòng)方案設(shè)計(jì)

設(shè)計(jì)要求產(chǎn)生序列111100010，并脫機(jī)演示4種不同自啟動(dòng)方案。給定序列長(zhǎng)度為9，需用4個(gè)D觸發(fā)器構(gòu)成移位寄存器，4種自啟動(dòng)方案狀態(tài)轉(zhuǎn)移關(guān)系如圖5～8所示，圖中用紅色代表偏離狀態(tài)，綠色代表有效循環(huán)狀態(tài)，全0狀態(tài)為系統(tǒng)上電/復(fù)位時(shí)初始狀態(tài)，作為單獨(dú)狀態(tài)看待，程序設(shè)計(jì)采用原理圖/VHDL語(yǔ)言實(shí)現(xiàn)。

圖5 不能自啟動(dòng)狀態(tài)轉(zhuǎn)移圖

圖6 慢速自啟動(dòng)狀態(tài)轉(zhuǎn)移圖

圖7 中速自啟動(dòng)狀態(tài)轉(zhuǎn)移圖

圖8 快速自啟動(dòng)狀態(tài)轉(zhuǎn)移圖

(1) 不能自啟動(dòng)。此種情況下，若出現(xiàn)偏離態(tài)，則6種偏離狀態(tài)形成循環(huán)，狀態(tài)無(wú)法回到主循環(huán)中，系統(tǒng)不能自啟動(dòng)。

(2) 慢速自啟動(dòng)。慢速自啟動(dòng)情況下，系統(tǒng)能由偏離態(tài)回到主循環(huán)中，所需的最大時(shí)鐘周期數(shù)為6。

(3) 中速自啟動(dòng)。中速自啟動(dòng)情況下，系統(tǒng)能由偏離態(tài)回到主循環(huán)中，所需的最大時(shí)鐘周期數(shù)小于6。

(4) 快速自啟動(dòng)?？焖僮詥?dòng)情況下，無(wú)論出現(xiàn)哪一種偏離狀態(tài)，系統(tǒng)由偏離態(tài)回到主循環(huán)中所需時(shí)鐘周期數(shù)均為1。

3.2 程序設(shè)計(jì)

序列信號(hào)發(fā)生器程序設(shè)計(jì)流程如圖9所示。

程序設(shè)計(jì)的任務(wù)是用設(shè)計(jì)工具實(shí)現(xiàn)圖5～8的4種狀態(tài)轉(zhuǎn)移方案，采用原理圖/VHDL語(yǔ)言作為設(shè)計(jì)輸入，先后經(jīng)過(guò)編譯與綜合、功能仿真、布局布線、時(shí)序仿真等過(guò)程，生成配置文件。

圖9 程序設(shè)計(jì)流程

3.3 程序配置

設(shè)計(jì)好的程序從上位機(jī)經(jīng)JTAG接口寫(xiě)入XCF32P的4個(gè)存儲(chǔ)版本中，當(dāng)系統(tǒng)復(fù)位時(shí)，通過(guò)判斷版本選擇控制信號(hào)sel1和sel0的不同邏輯組合值(見(jiàn)表1)，將設(shè)計(jì)程序配置到FPGA中，通過(guò)LED燈觀察狀態(tài)的循環(huán)情況。

表1 配置程序?qū)?yīng)表

4 結(jié) 語(yǔ)

(1) 選用FPGA XCV100TQ144芯片，通過(guò)軟、硬件一體化的完整設(shè)計(jì)，實(shí)現(xiàn)較大程度的設(shè)計(jì)綜合和工程能力提升，所開(kāi)發(fā)的FPGA硬件系統(tǒng)，可用于其他實(shí)驗(yàn)項(xiàng)目的設(shè)計(jì)，成為學(xué)生自己開(kāi)發(fā)完成的FPGA口袋實(shí)驗(yàn)室。

(2) 充分利用了XCF32P芯片的多版本特點(diǎn)，4個(gè)不同配置文件由上位機(jī)下載到XCF32P不同版本中，可不再依賴上位機(jī)完成重配置，方便課堂演示、同學(xué)交流。另外，通過(guò)4種不同自啟動(dòng)方案的設(shè)計(jì)，觀察實(shí)驗(yàn)現(xiàn)象，引導(dǎo)學(xué)生按照設(shè)計(jì)要求，優(yōu)化設(shè)計(jì)方案，如在最終實(shí)現(xiàn)方案選擇上，考慮項(xiàng)目背景的工程性，強(qiáng)調(diào)序列信號(hào)發(fā)生器的快速自啟動(dòng)，即工程實(shí)現(xiàn)上的效率原則。