楊柳 李百倫 徐楊 李鵬飛 殷海博 葛楠

摘要：此次設計介紹了Verilog-HDL語言在可逆計數(shù)器的具體應用，給出了仿真波形并下載到FPGA開發(fā)板上實際進行驗證。說明了實現(xiàn)電子電路的自動化設計（EDA）過程和EDA技術(shù)在現(xiàn)代數(shù)字系統(tǒng)中的重要地位及作用.

關(guān)鍵詞：Verilog-HDL；EDA；FPGA；開發(fā)板；仿真

中圖分類號：TP311 文獻標識碼：A

文章編號：1009-3044（2019）09-0219-02

1 緒論

1.1 Verilog HDL 語言

1983 年， GDA公司的 Phil Moorby首先創(chuàng)立Verilog HDL語言。后來phil morrby變成 Verilog-XL 的主要的設計師以及（Cadence Design System）的第一合伙人。一年后，第一個有關(guān) Verilog-XL 的仿真器由Moobry設計，在1986年他提出的XL算法可以用于快速門仿真，又對 Verilog HDL 的發(fā)展產(chǎn)生深遠的影響。

1.2 EDA技術(shù)的優(yōu)勢

1）抽象的行為以及功能的描述，在各個內(nèi)部線路的結(jié)構(gòu)可以使用HDL對數(shù)字系統(tǒng)進行，從而可以進行計算機的模擬驗證在電子設計各個階段、各個層次，進而提高設計過程準確性。既能縮短設計的周期，也能很大程度降低設計的成本。

2）EDA可以自動完成設計過程，依賴于種類庫。例如： 在邏輯綜合時由綜合庫，在邏輯仿真時有模擬庫，以及在版圖綜合時又版圖庫，在測試綜合時有測試庫等。

3）漸漸強大的邏輯設計仿真測試技術(shù)，很大程度上提高大規(guī)模的系統(tǒng)電子設計自動化，是EDA中最具有電子現(xiàn)代化設計的技術(shù)特征的功能，對如今自動化生產(chǎn)做出巨大的貢獻。

1.3 FPGA介紹

FPGA （Field Programmable Gate Array）為現(xiàn)場可編程門陣列?；赑AL、GAL、FPLD等一些可編程器件，F(xiàn)PGA在此基礎上進行深入發(fā)展。其在專用的集成電路（ASIC）領(lǐng)域當中作為一種半定制電路，不但克服定制電路的不足，還解決了原來的可編程的器件門電路有限的缺點。

2 設計原理

其工作原理可以概述為：當輸入的時鐘脈沖一個上升沿（或下降沿）來臨時，二進制數(shù)據(jù)低一位加1（或者減1），并且向高位進1（或者借1）。在無外部約束的條件時，可逆計數(shù)器可以進行和其二進制位數(shù)對應數(shù)值的相應進制的自循環(huán)計數(shù)。例如：位數(shù)為3的計數(shù)器可以進行8進制的自循環(huán)加法計數(shù)或者減法計數(shù)。

本論文所設計的4位二進制可逆計數(shù)器，其中4位計數(shù)器輸出Q[3..0]=000，時鐘CLK的下降沿到來時，計數(shù)器處于預置工作狀態(tài)，輸出Q[3..0]= D[3..0]，D[3..0]是3位并行數(shù)據(jù)輸入端，COUT是進位輸入端，當UPDOWN=0（進行加法操作）且輸出Q[3..0]=111時，COUT=1表示進位輸出。

3 電路設計系統(tǒng)仿真

4 原理圖

5 驗證表格

CLR為異步清零端，S為同步置數(shù)端，EN用于控制計數(shù)器的工作，CLK為時鐘脈沖輸入端，UPDN為計數(shù)器方向控制端。同步4位二進制可逆計數(shù)器的狀態(tài)表。如表1所示：

6 總結(jié)

在本次課程設計中，通過Verilog硬件描述語言，設計了4位二進制加/減計數(shù)器，計數(shù)器有加計數(shù)、減計數(shù)、清零和置數(shù)的功能，且所有的這些設計功能都通過了仿真分析，符合設計要求。通過本次實驗，學會了Quartus設計數(shù)字電路的一般方法和仿真方法，并且在實驗中加深了對理論知識的理解與認識，充分體會到電子信息工程這一專業(yè)的奇妙之處?？偟膩碚f，這次設計的可逆計數(shù)器算得上成功，越發(fā)覺得平時所學的知識有了實用的價值，達到了理論與實踐相結(jié)合，書本與行動相兼顧的目的，不僅學到了不少的專業(yè)知識，而且鍛煉了自己的能力，提高了自己的耐心，專心程度，能全身心投入到課程設計中，使自己對以后的就業(yè)前景有了信心，之后會更加努力學好專業(yè)知識。

參考文獻：

[1] 鄒道勝，朱如琪，陳賾.CPLD/FPGA與ASIC設計實踐教程[M].2版.北京：科學出版社，2010.

【通聯(lián)編輯：唐一東】