吳歆宇 韓偉華? 楊富華

1) (中國科學院半導體研究所,半導體集成技術工程研究中心,北京市半導體微納集成工程技術研究中心,北京 100083)

2) (中國科學院大學,材料與光電研究中心,北京 100049)

在小于10 nm的溝道空間中,雜質數(shù)目和雜質波動范圍變得十分有限,這對器件性能有很大的影響.局域納米空間中的電離雜質還能夠展現(xiàn)出量子點特性,為電荷輸運提供兩個分立的雜質能級.利用雜質原子作為量子輸運構件的硅納米結構晶體管有望成為未來量子計算電路的基本組成器件.本文結合安德森定域化理論和Hubbard帶模型對單個、分立和耦合雜質原子系統(tǒng)中的量子輸運特性進行了綜述,系統(tǒng)介紹了提升雜質原子晶體管工作溫度的方法.

1 引言

集成電路特征尺寸不斷縮小到納米尺度,短溝道效應、量子效應和熱漲落等嚴重制約著器件的性能和功耗價值.針對這些問題,在90—32 nm技術節(jié)點的發(fā)展過程中采用了應變硅技術[1]和高k值介電材料[2],在 22 nm技術節(jié)點上,采用FinFET結構將傳統(tǒng)平面晶體管轉向三維[3].同時,無結硅納米線晶體管也被認為是未來亞10 nm硅基金屬-氧化物-半導體場效應晶體管 (metaloxide-semiconductor field-effect transistor,MOSFET)一個重要的發(fā)展方向[4,5].集成電路正從等比例縮小的黃金時代(happy scaling era)走向后摩爾時代(post-Moore era),功耗驅動將作為集成電路技術的一個發(fā)展核心[6],為了尋求突破,新型納米結構器件得以發(fā)展.但是,基于漂移-擴散電流的傳統(tǒng)晶體管理論已經(jīng)不足以解釋器件在極端尺度下的工作機制[7,8],超小器件尺寸帶來的量子效應也越發(fā)的受到關注[9,10].當器件溝道尺寸小于電子的德布羅意波長時,小尺寸方向上將出現(xiàn)一維限制,能帶發(fā)生量子化形成分立的子能帶.低溫下,當載流子能量小于子能帶間距時,在柵極電壓的調(diào)制下,載流子依次填充子能帶參與導電.溝道電導隨著柵極電壓呈臺階狀增加,為量子化電導.目前已經(jīng)有許多研究組對這樣的一維子能帶輸運特征做出了相關的研究[11-15].

隨著晶體管的特征尺寸越來越接近其物理極限,溝道內(nèi)的雜質數(shù)量及其隨機分布對器件的電學性能影響越來越顯著[16].Colinge研究組[17]通過三維模擬的方式研究硅納米線晶體管中離散雜質對量子輸運特征的影響,表明位于器件溝道中間的雜質原子對器件亞閾值特性的影響最大; 而當電壓值大于閾值電壓時,距離源端更近的雜質原子對器件特性表現(xiàn)出更大的影響.當摻雜濃度很高的時候,電子的平均自由程比相鄰雜質間的距離大,因此,雜質間的相互作用將更加顯著.Ueda等[18]通過研究無結硅納米線晶體管在高摻雜濃度下的遷移率變化,表明當摻雜濃度達到1019cm—3時,由于電離雜質電勢被載流子屏蔽,隨著摻雜濃度的增大,遷移率也增大.

在傳統(tǒng)半導體器件中,雜質一般是用來提供載流子,摻雜的類型和濃度直接影響著器件的性能和參數(shù).而在有限的局域納米空間中,電離雜質能誘導形成量子點,為電荷輸運提供兩個分立的雜質能級,載流子隧穿通過量子點可以展現(xiàn)出豐富的量子效應[19-21].雜質原子晶體管就是一種利用電離雜質誘導形成的量子點進行工作的納米結構器件.其中,單雜質原子晶體管不僅能縮小到原子級尺度,而且具有極少的載流子數(shù)目,極有可能應用于超低功耗器件.

本文從利用雜質原子作為量子輸運構件的角度出發(fā),結合安德森定域化理論和Hubbard帶模型對單個、分立和耦合雜質原子系統(tǒng)中的量子輸運特性進行了詳細的闡述.雜質原子晶體管不僅與傳統(tǒng)互補金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)工藝兼容,而且在未來量子電路中具有很大的應用可能性.然而,由于雜質原子的基態(tài)能級較淺,難以將量子效應拓展到室溫.因此,研究提升雜質原子晶體管工作溫度的方法對量子計算電路開發(fā)具有重要的指導意義.

2 單雜質原子

當晶體管的特征尺寸達到10 nm左右時,溝道內(nèi)雜質原子的數(shù)目將變得很少,甚至僅包含單個雜質原子.處于這樣一個局域納米空間中,雜質原子可以展現(xiàn)出量子點特性,為電子輸運提供離散的能級[22-24].

2.1 單雜質原子形成單量子點

一個摻雜在硅中的施主原子有三個狀態(tài),電離出電子形成的電離態(tài)D+,束縛一個電子形成的中性態(tài)D0以及束縛兩個電子形成的D—態(tài).單個電離施主原子的靜電勢呈現(xiàn)出放射狀,在三維方向上形成對稱的勢阱結構[19].因為電離態(tài)D+對應于一個空的能態(tài),所以在這個雜質的勢阱中不存在它對應的電子態(tài),如圖1所示.當晶體管中的雜質原子作為一個量子點工作時,電子可以共振隧穿通過D0和D—兩個量子態(tài).其可以表述為： 電離施主在溝道中形成一個庫侖勢阱,類似于一個天然的量子點結構.在柵壓調(diào)制下,費米能級EF逐漸升高,雜質原子表現(xiàn)為從電離態(tài)D+到中性態(tài)D0再到負電態(tài)D—的轉變.

圖1 電離雜質形成的勢阱結構[19]Fig.1.Confinement potential induced by ionizing impurity[19].

2.2 依賴單雜質量子點的輸運特性

圖2為理想單雜質晶體管的基本結構和工作原理圖[25],源區(qū)和漏區(qū)n型摻雜,硅納米線溝道連接源區(qū)和漏區(qū),且溝道中只有一個施主原子.施主原子產(chǎn)生電離時,可以認為溝道區(qū)中的電子被耗盡.當柵極電壓正向移動時,施主的基態(tài)能級將逐漸對準源漏端的費米能級,電子通過隧穿在源端和漏端輸運.在低溫下,載流子的熱激活受到抑制,在轉移特性曲線中可以觀測到一個電流峰.這種電子輸運機理與單電子晶體管中的庫侖阻塞效應十分相似.

隨著半導體技術的不斷發(fā)展,掃描隧道顯微鏡技術(scanning tunneling microscope,STM)的出現(xiàn)為研究雜質原子晶體管提供了更為精確的方法,其優(yōu)點在于能夠在原子尺度分辨率上進行精確定位.在硅器件中精確放置的單個雜質原子具有很長的自旋相干和自旋弛豫時間[26,27],這種硅基器件可能在固態(tài)量子計算體系中具有很大的應用前景.澳大利亞新南威爾士大學Fuechsle研究組[28]利用STM在氫鈍化的硅表面制備出單原子晶體管,其能在精確度高達 ± 1個原子間距內(nèi)定位單個磷原子,器件結構如圖3所示.在液氦溫度下,觀測到單個磷原子在D+(電離態(tài))、D0(中性態(tài))以及D—(負電態(tài))之間的轉變,證明了在硅襯底上操控單個雜質原子的可行性.單原子晶體管依賴單個雜質原子作為量子點工作,代表了固態(tài)器件的最終尺度極限.

圖2 理想單雜質晶體管的基本結構和工作原理圖(a)單雜質晶體管結構示意圖; (b)施主原子調(diào)制源端到漏端的單電子隧穿; (c)低溫下單雜質晶體管的轉移特性曲線[25]Fig.2.Structure and schematic diagram of the ideal singledopant transistor： (a) Schematic illustration of singledopant transistor; (b) donor mediates single-electron tunneling from source to drain; (c) transfer characteristics for single-dopant transistor in the low temperature[25].

圖3 (a)單原子晶體管器件結構 STM 圖像; (b)局部放大圖[28]Fig.3.(a) Perspective STM image of single-atom transistor;(b) close-up of the inner device area[28].

雖然STM技術能夠精確定位單個雜質原子,但是其工藝過程相對復雜,并不適合大規(guī)模的生產(chǎn).基于CMOS工藝中的傳統(tǒng)摻雜技術,Tabe研究組[29]制備出不同溝道長度(20—150 nm)的器件,如圖4(a)和(d)所示.通過開爾文力顯微鏡(Kelvin force microscope,KFM)測量其溝道電勢分布,發(fā)現(xiàn)納米線器件溝道中心區(qū)域由于周圍雜質的累積效應存在最低的電勢,圖4(b),(e)為模擬的溝道電勢分布圖.在17 K下,通過分別測量柵長為20 nm和140 nm的器件中源漏電流(Isd)相對于柵壓(Vg)的特性曲線,來研究不同溝道長度的磷摻雜納米線器件中的單電子輸運特性,發(fā)現(xiàn)在Isd-Vg特性曲線中存在非周期性的電流振蕩,這是因為單電子隧穿通過電離雜質誘導形成的量子點,如圖4(c)和(f).短溝道器件中的電流峰比較平滑,而在長溝道器件中則存在分裂的電流子峰.這說明在長溝道中存在多個量子點形成的陣列,分裂的電流峰子數(shù)目對應于量子點的個數(shù).

通過實驗統(tǒng)計不同溝道長度(20—150 nm)器件的Isd-Vg特性曲線中第一個電流峰包含的子峰個數(shù),發(fā)現(xiàn)子峰個數(shù)整體表現(xiàn)出隨著溝道長度增加而增加的趨勢,如圖5(a)所示.接著模擬統(tǒng)計不同溝道長度(20—150 nm)器件中量子點的個數(shù),發(fā)現(xiàn)和實驗統(tǒng)計結果相吻合,如圖5(b)所示.這不僅說明電離雜質誘導形成的量子點個數(shù)可以由溝道長度控制,而且在較低的電勢窗口下,一個量子點中平均只含有一個雜質原子,如圖5(c)所示.這種通過傳統(tǒng)摻雜技術制備的納米結構晶體管不僅在實驗上證明了即使在隨機摻雜的環(huán)境中,單電子也能通過單個或者幾個雜質原子誘導形成的量子點進行隧穿輸運.而且當器件溝道長度足夠短時,溝道中很可能只存在一個雜質原子,這為運用傳統(tǒng)摻雜技術制備單雜質晶體管提供了思路.

圖4 (a)短溝道器件示意圖; (b)短溝道器件電勢分布圖; (c)短溝道器件Isd-Vg特性曲線(Vsd=5 mV); (d)長溝道器件示意圖;(e)長溝道器件電勢分布圖; (f)長溝道器件Isd-Vg特性曲線(Vsd=5 mV)[29]Fig.4.(a) Schematic channel structure; (b) example of simulated potential profile; (c) example of dc Isd-Vg characteristics (Vsd=5 mV)for a short-channel FET; (d) schematic channel structure; (e) example of simulated potential profile; (f) example of dc Isd-Vg characteristics (Vsd=5 mV) for a long-channel FET[29].

圖5 (a)不同溝道長度下分裂峰個數(shù)的實驗統(tǒng)計; (b)不同溝道長度下量子點個數(shù)的模擬統(tǒng)計; (c) 50 nm × 50 nm納米結構中一個量子點中的平均雜質數(shù)目[29]Fig.5.(a) Statistical results of the number of subpeaks;(b) statistical results of the number of dopant-induced QDs;(c) average number of dopants embedded in one QD for 50 nm × 50 nm nanostructures[29].

3 分立的雜質原子系統(tǒng)

器件溝道中往往不只含有一個雜質原子,隨著溝道中雜質原子數(shù)目增多,量子態(tài)是否發(fā)生交疊取決于雜質原子的間距,而雜質原子的平均間距取決于摻雜濃度.在低摻雜濃度下,雜質間距較大,溝道中的雜質處于分立狀態(tài).

3.1 分立雜質原子系統(tǒng)中的量子輸運特性

采用傳統(tǒng)的摻雜技術,摻雜原子在溝道中滿足泊松分布.以磷原子為例,當摻雜濃度較小時(一般約為1 × 1018cm—3),磷原子之間的平均距離(大約10 nm)大于2rB(rB為磷原子在硅中的玻爾半徑).此時可以認為磷原子之間相互隔離,每個雜質原子局部調(diào)制溝道電勢.Anwar等[30]通過在低溫(T=13 K)下用開爾文探針力顯微鏡 (Kelvin probe force microscope,KPFM)測量器件溝道電勢分布,發(fā)現(xiàn)在負柵壓下(VBG=－3 V)分立的雜質原子形成獨立的勢阱結構,如圖6(a)所示.當VBG正向移動,勢阱逐漸消失,并且在VBG=0 V時不再具有明顯的電勢分布特征.結合圖6(b),這種情況可以解釋為每個分立的電離施主原子自身作為量子點工作,隨著柵極電壓增大,這些分立的施主原子將連續(xù)俘獲電子.

在低摻雜濃度下 (1 × 1018cm—3左右),雜質原子的平均間距較大,從統(tǒng)計分布的角度上來說不太可能形成雜質原子團簇,單個分立的雜質原子自身就能夠作為一個量子點工作.對于長溝道器件而言,溝道中含有多個這樣分立的雜質原子,電子在源區(qū)和漏區(qū)之間的輸運只能依賴隧穿通過電容耦合的雜質原子陣列.當器件溝道足夠短的時候,溝道中可能只含有一個雜質原子,此時電子的輸運特性就是由單個電離雜質誘導形成的量子點進行調(diào)控.運用熱擴散摻雜技術對SOI-FETs進行磷原子摻雜,通過在低溫下測量ID-VG特性曲線,可以研究電子在分立雜質原子系統(tǒng)中的輸運特征[31].如圖7(a)所示,ID-VG特性曲線中的電流峰表現(xiàn)出非周期性,且每個電流峰的強度也不相同.由此說明,這些電流峰對應于不同的量子點,進而可以得出,每個量子點是由不同的分立雜質原子形成.圖7(b)為摻雜磷原子在溝道中可能形成的分布情況,以及其對應的溝道電勢分布示意圖.從圖7(b)中可以看出,每個分立的雜質原子在溝道中形成一個獨立的庫侖勢阱,量子點之間相互隔離.當施加特定的柵壓VG,具有最深電勢的量子點的基態(tài)能級與源漏端的費米能級(EF)對準,電子隧穿通過這個量子點,在ID-VG特性曲線中出現(xiàn)第一個電流峰.當柵壓VG小于電流峰處的電壓值(對應于圖7中的A區(qū)),溝道中的電子是耗盡的; 當柵壓VG大于電流峰處的電壓值(對應于圖7中的B區(qū)),電子被這個量子點俘獲.繼續(xù)升高柵壓VG,其他量子點的基態(tài)能級逐漸對準源漏端的費米能級EF,ID-VG特性曲線中將出現(xiàn)新的電流峰.

圖6 (a)低溫下隨柵壓變化的電勢分布圖; (b)分立的磷施主原子在不同柵壓下逐個電中性化[30]Fig.6.(a) Sequence of electronic potential landscapes as a function of applied VBG; (b) a simple illustration of one-by-one neutralization of individual P-donors at different VBG[30].

圖7 (a) SOI-FET低溫下的ID-VG特性曲線; (b)溝道中可能的雜質原子分布以及溝道電勢分布示意圖[31]Fig.7.(a) Low-temperature source-drain current (ID) vs.gate voltage (VG) characteristics; (b) one possible P-donors’ distribution and schematic channel potential profiles[31].

3.2 與溫度相關的電子躍遷輸運

在分立的雜質原子系統(tǒng)中,溝道中雜質的間距較大,量子態(tài)沒有發(fā)生交疊.隨機分布的雜質可以認為處于無序的狀態(tài),載流子可以通過躍遷在分立的雜質原子系統(tǒng)中進行輸運.在非零溫度下,電子可以從一個雜質定域態(tài)躍遷到另一個雜質定域態(tài),這種躍遷輸運方式受溫度的影響.

安德森提出在無序系統(tǒng)中電子運動定域化的概念,稱為安德森定域化[32,33],無序系統(tǒng)電子能態(tài)密度示意圖如圖8所示.在帶頂和帶底區(qū)域出現(xiàn)帶尾,在帶尾區(qū)域中的電子態(tài)為定域態(tài),帶中間區(qū)域的電子態(tài)為擴展態(tài),它們之間的分界Ec和稱為遷移率邊,遷移率邊的概念由莫特提出.系統(tǒng)的總電導主要來自費米面附近電子的貢獻,當EF位于擴展態(tài)區(qū)域,材料表現(xiàn)出金屬導電性; 當EF位于定域態(tài)區(qū)域,材料呈現(xiàn)非金屬性質.改變條件,例如改變電子濃度,使填充能帶的費米能級EF位置不同; 或者改變無序度,使遷移率帶邊位置移動,就可能使費米能級從定域態(tài)區(qū)域經(jīng)過遷移率邊進入擴展態(tài)區(qū)域,從非金屬型轉變成金屬型,反之亦然.這類金屬-絕緣體轉變稱為安德森轉變.

圖8 無序系統(tǒng)中的帶尾定域態(tài)[32]Fig.8.Tailed localized states in disordered systems[32].

分立的雜質原子系統(tǒng)被認為是無序的,可以運用安德森定域化來解釋分立雜質原子系統(tǒng)中電子輸運行為隨溫度的變化.圖9(a)和(b)分別為弱雜質補償和強雜質補償情況下n型半導體的能帶和定域態(tài)空間分布示意圖.圖中的短劃線代表施主原子的能級,圓圈代表局域在能級上的電子,Ec為導帶底,E0是單個分立施主原子的電離能,代表費米能級的位置[34].

圖9 弱雜質補償和強雜質補償情況下的能帶和定域態(tài)空間分布示意圖 (a)弱雜質補償; (b)強雜質補償[34]Fig.9.Schematic representation of the energy and space distribution of the localized states in the case of weak (a)and strong (b) compensation[34].

雜質補償是電子從一個被占據(jù)的施主原子上躍遷到一個空的施主能級上的一項必要條件,因為在T=0時,空的能態(tài)需要由雜質補償提供.從圖9可以看出,無論在強或弱雜質補償?shù)那闆r下,費米能級都有可能出現(xiàn)在帶尾區(qū)域,即處于定域態(tài)范圍中.在分立的雜質原子系統(tǒng)中可以認為單個分立的雜質原子是一個定域中心,在低溫下電子被局域在雜質原子上,隨著溫度的升高,電子可以借助聲子的作用,實現(xiàn)在不同定域態(tài)之間的轉移,即電子在不同雜質原子間進行躍遷輸運.此時電導率隨溫度升高表現(xiàn)出熱激活的性質,電阻溫度系數(shù)為負值,稱這種情況為費米玻璃(Fermi glass)[35].

電子的躍遷方式分為可變程躍遷和最近鄰躍遷[36],在極低的溫度下,電子獲得的熱激活能很小,不足以跨越勢壘進行輸運,電子趨向于在能量相近的能級之間做變程躍遷.但是定域態(tài)的能量無規(guī)則地分布在相當寬的能量范圍內(nèi),相鄰的定域中心之間往往有較大的能量差,只有在更遠的距離才可能找到能量相近的定域中心,對應于圖10(a).根據(jù)文獻[37,38],可變程躍遷的躍遷距離r和躍遷概率P滿足如下關系式：

式中a為局域化長度,Δ E 為兩個定域態(tài)之間的能量差.電子從一個定域態(tài)躍遷到另一個定域態(tài)時,必須吸收或放出一個能量等于 Δ E 的聲子來滿足能量守恒.Δ E 與態(tài)密度g0和躍遷距離r的關系為

由(3)式可見,躍遷距離隨溫度的升高而減小.電子輸運狀態(tài)從“凍結”的Wigner-like系統(tǒng)向費米玻璃(Fermi glass)轉變,逐漸表現(xiàn)為熱激活輸運過程.當溫度升高到某一臨界溫度,電子輸運方式轉變?yōu)樽罱徿S遷,該躍遷過程發(fā)生在最近鄰的定域中心之間,對應于圖10(b).此時,用d代表最近鄰定域中心的平均間距,設無序體系的雜質濃度為N,根據(jù)平均間距條件可得最近鄰躍遷距離當可變程躍遷距離r0和最近鄰躍遷距離d相等時,對應于兩種躍遷方式的轉變溫度TC.

圖10 電子的躍遷方式 (a)可變程躍遷; (b)最近鄰躍遷[38]Fig.10.Hopping modes of the electron： (a) Variable range hopping; (b) nearest neighbor hopping[38].

4 耦合的雜質原子系統(tǒng)

當雜質原子隨機分布在溝道中時,相距較近的雜質原子能相互耦合,量子態(tài)發(fā)生交疊.借助雜質原子間的耦合作用,能實現(xiàn)更為多功能和更實用的量子電子器件.

4.1 耦合雜質原子系統(tǒng)中的量子輸運特性

當器件溝道中的摻雜濃度逐漸提高到金屬-絕緣體轉變(metal-insulator transition,MIT)濃度以上時,雜質原子間距逐漸減小,它們之間存在著強烈的相互作用,電子波函數(shù)發(fā)生交疊.這里考慮溝道磷原子摻雜濃度在1 × 1019cm—3左右時的情形[39],可以認為磷原子之間的距離小于2rB(rB為磷原子在硅中的玻爾半徑).如圖11所示,運用開爾文探針力顯微鏡能分別測量出低摻雜濃度和高摻雜濃度下,施主原子在器件溝道中形成的電勢分布情況.對比得出,隨著摻雜濃度的升高,雜質原子之間相互靠近,溝道中的電勢不再是由單個分立的電離雜質局部調(diào)制,而是周圍所有雜質原子電勢的疊加.在這樣高的摻雜濃度下,相鄰雜質原子間發(fā)生強烈的耦合,含有多個雜質原子的原子團簇形成量子點.同時,需要采用選擇性摻雜技術[40]將這個由原子團簇形成的量子點與源漏區(qū)隔離,以保證溝道的耗盡.

電子在多雜質原子耦合系統(tǒng)中的輸運特性與在分立雜質原子系統(tǒng)中的情形不同[31].如圖12(a)所示,隨著柵極電壓VG增大,電子通過量子點的隧穿輸運不再是獨立的電流峰,而是表現(xiàn)為多個電流峰包絡.這表明含有多個雜質的量子點中存在更為復雜的能態(tài),磷原子通過強烈的相互作用形成一個類分子的系統(tǒng),引起束縛和抗束縛態(tài)[40].當柵壓VG大于第一個電流峰包絡處的電壓值(圖12中B區(qū)),對應于一個電子被這個量子點俘獲,后面出現(xiàn)的電流峰包絡則為另一個電子隧穿通過同一個量子點.如圖12(b)所示,采用選擇性摻雜技術對溝道區(qū)域進行局部摻雜,溝道中的電勢分布將發(fā)生改變,雜質原子在耦合作用下形成能態(tài)更復雜的量子點.

若是將耦合雜質原子系統(tǒng)中的每個雜質原子都看成是一個量子點,當溝道中存在N個量子點,量子點之間通過耦合形成一個量子點系統(tǒng).這個量子點系統(tǒng)中對應的能級分裂為N個,分立的能級間距大小對應于耦合能Δ,當量子點數(shù)目N較大時能級擴展為能帶.電子在柵壓調(diào)制作用下,首先填充基態(tài)能帶中的最低能級,系統(tǒng)費米勢增加一個耦合能大小的能量時,電子填充能帶中的第二個能級,在基態(tài)能帶填充滿之后,電子需要一個較大的能量(U－NΔ)才能填充下一個能帶,U為量子點系統(tǒng)的充電能.電導峰在耦合作用下分裂為一系列的子峰,子峰的個數(shù)對應量子點數(shù)目.劈裂子峰對應的柵壓間隔ΔVg與耦合能的關系如下[41]：

圖11 (a)開爾文探針力顯微鏡測量SOI-FETs的結構示意圖; (b),(c)不同摻雜濃度下,施主原子形成的電勢分布圖[39]Fig.11.(a) Schematic of KPFM measurement setup; (b),(c) potential distribution of donor atoms at different doping concentrations[39].

圖12 (a) SOI-FET低溫下的ID-VG特性曲線; (b)選擇性摻雜溝道中可能的雜質原子分布以及溝道電勢分布示意圖[31]Fig.12.(a) Low-temperature source-drain current (ID) vs gate voltage (VG) characteristics; (b) a possible P-donors’ distribution and schematic channel potential profiles in the selective doping channel[31].

式中的 CΣ和Cg分別對應量子點的總電容和柵極電容,耦合能增大時,分裂子峰之間的柵壓間隔增大.納米尺度下的量子輸運特性不僅受雜質原子數(shù)目的調(diào)制,和雜質原子的排布方式也有關系,有序排布的雜質原子不僅能夠有效改善閾值電壓波動[42],還能影響電子的輸運方式.

4.2 Hubbard能帶輸運方式

在耦合的雜質原子系統(tǒng)中,當雜質原子排列相對有序時,電子則可以通過Hubbard能帶進行輸運.當每個原子的局域態(tài)上存在著兩個自旋相反的電子時,電子之間將存在庫侖排斥作用,從而電子之間具有正的相關能U (也稱為Hubbard能).ε0表示第一個電子的能量,ε0+U表示第二個電子的能量,當N個原子相互靠近排列成晶格時,能級展寬為能帶,分別稱為下Hubbard帶和上Hubbard帶[43].圖13給出了Hubbard能帶模型示意圖,當相鄰電子波函數(shù)重疊很小時,能帶寬度很窄,上、下Hubbard帶是分離的,下Hubbard帶是滿帶,上Hubbard帶是空帶,呈現(xiàn)絕緣體性質.當原子逐漸靠近,上、下Hubbard帶發(fā)生交疊,都變成部分填充的能帶,呈現(xiàn)金屬電導的性質.這種由上、下Hubbard帶引起的金屬-絕緣體轉變,稱為Mott轉變.

耦合雜質原子系統(tǒng)中的量子輸運特性可以用Hubbard能帶模型來解釋.前面已經(jīng)提到,單個電離施主原子中存在D0態(tài)和D—態(tài),在高摻雜濃度下,雜質原子之間相互靠近,D0態(tài)和D—態(tài)分別通過耦合形成下、上Hubbard帶.在較低柵壓下,電子通過下Hubbard帶輸運,隨著柵極電壓逐漸增大,電子還可以通過上Hubbard帶輸運.在ID-VG特性曲線中不再是單個分立的電流峰,而是多個電流峰包絡,即電子不再是隧穿通過雜質量子點,而是通過雜質原子耦合形成的能帶進行輸運.Shinada研究組[44]運用單離子注入技術在晶體管中注入2,4,6個砷原子,在低溫下觀測到了這種電子輸運方式的轉變.單離子注入技術能夠精確控制摻雜原子在器件中的個數(shù)和位置,通過控制雜質原子的間距,可以在低溫下觀察到安德森-莫特轉變現(xiàn)象.

圖14 不同雜質數(shù)目下的量子輸運特征,從單施主態(tài)到雜質帶的安德森-莫特轉變[44]Fig.14.Anderson-Mott transition probed by means of quantum transport[44].

如圖14左所示,在低溫下觀測到電子順序隧穿通過兩個施主原子的D0態(tài)和D—態(tài),表現(xiàn)為相互交疊的電導峰對.峰的對數(shù)對應于施主原子的數(shù)量,且每個施主原子D0態(tài)和D—態(tài)的能級間隔大約為19 meV.如圖14右所示,在有6個施主原子的樣品中觀測到Hubbard能帶的形成,說明隨著注入原子數(shù)目的增多,單一的雜質能級逐漸擴展為雜質能帶,電子輸運方式從隧穿轉變?yōu)镠ubbard能帶輸運.

單離子注入技術相比于傳統(tǒng)摻雜技術,其優(yōu)勢是可以讓雜質原子更為有序地排列.該組通過單離子注入技術在硅晶體管溝道中形成一條大約由20個磷原子組成的 1μm長的原子鏈,這條原子鏈在低溫下表現(xiàn)為一個單量子系統(tǒng),圖15(a)為理想的磷原子沿溝道分布的示意圖.這條陣列排布的雜質原子鏈將量子輸運擴展到微電子器件中更為宏觀的距離,原先只能在納米尺度下觀測到的Hubbard能帶量子輸運特征通過這條長原子鏈也能觀測到.圖15(b)中出現(xiàn)的電導峰是由于施主原子D0態(tài)的電子波函數(shù)在與界面態(tài)的雜化作用下發(fā)生擴展,電子有序地隧穿通過這條長原子鏈.而隨著柵極電壓增大,在D—態(tài)的電子波函數(shù)擴展下,能夠觀測到上Hubbard能帶的形成[45].

圖15 (a)沿溝道分布的20個磷施主原子中電勢分布的理想示意圖; (b)Vds=2.505 mV時,在4.4 K下測量的器件電導-柵壓曲線.插圖： Vds=2.505 mV時,室溫下提取的閾值電壓[45]Fig.15.(a) An idealized representation of the potential distributions in the 20 phosphorous donors distributed along the channel of the sample; (b) conductance σ of the device probed at 4.4 K measured at Vds=2.505 mV.Inlet： extraction of the threshold voltage at room temperature,at Vds=2.505 mV[45].

圖16 (a)4.2—274 K溫度區(qū)間下的電導-柵壓曲線; (b)高溫下上Hubbard帶的熱激活輸運; (c)低溫下下Hubbard帶的熱激活輸運; (d)低溫下上Hubbard帶的熱激活輸運[45]Fig.16.(a) The conductance as a function of the gate voltage Vg from 4.2 to 274 K; (b) the thermal activation of the upper Hubbard band at high temperature; (c) the thermal activation of the lower Hubbard band at low temperature; (d) the thermal activation of the upper Hubbard band at low temperature[45].

如圖16(a)所示,通過測量這條單原子鏈器件的電導-柵壓特性曲線,發(fā)現(xiàn)不同溫度區(qū)間下的電子輸運過程對應不同的激活能.如圖16(c),(d)所示,低溫區(qū)間下,隨著溫度升高,電子從隧穿輸運逐漸轉變?yōu)槎ㄓ驊B(tài)之間的熱激活輸運.根據(jù)Mott理論,還可以得出下Hubbard能帶的激活能為ε3,這個激活能相當于相鄰定域中心之間的能量差.而對于上Hubbard能帶,可以觀測到可變程躍遷和最近鄰躍遷間的轉變,通過擬合可以得到其對應的激活能ε2.如圖16(b)所示,在高溫區(qū)間下,根據(jù)Anderson理論,原子鏈表現(xiàn)為隨機勢能,在費米能級附近的熱輔助躍遷轉變?yōu)榈竭w移率帶邊的非躍遷激活,上Hubbard能帶電子離域化且具有更高的激活能,從而上Hubbard能帶在室溫下也能觀測到.

5 室溫工作的納米結構晶體管

量子點是一種重要的低維半導體材料,通過納米加工手段在器件中形成一個庫侖島,電子只有通過量子力學中的隧穿輸運進出小島,表現(xiàn)為庫侖阻塞效應.這個人造庫侖島即可以被認為是一個量子點,用它可以控制單電子的隧穿過程以及探測庫侖島中不同電子狀態(tài)的能量譜.很多研究組采用不同的方法在室溫下觀測到單電子隧穿通過量子點的行為.其中包括在表面粗糙的硅納米線中自形成的量子點[46]、通過材料合成形成具有量子點特性的硅納米晶體[47,48]或者通過特定圖形曝光及氧化形成點接觸式的量子點[49]等.

法國低溫納米科學研究所Sanquer研究組[50]采用高k值/金屬柵堆疊CMOS技術制備寬度為20 nm和寬度小于7 nm的三柵硅納米線晶體管通過對比發(fā)現(xiàn),寬度小于7 nm的器件雖然表現(xiàn)出良好的靜電控制能力,但是在室溫下觀測到這其中一部分納米線晶體管的電子輸運行為從場效應晶體管輸運特性轉變?yōu)閱坞娮泳w管輸運特性.產(chǎn)生這種情況的原因是刻蝕后的硅納米線具有不同大小的粗糙程度且其在溝道中隨機分布.當納米線表面粗糙度較大時,溝道電勢將變得無序,對電子的限制作用加大,能在更高的溫度下表現(xiàn)出庫侖阻塞效應.此外,該研究組還運用標準CMOS工藝制備出溝道直徑為3.4 nm、柵長為10 nm,柵極氧化層厚度為7 nm的Ω形柵極硅納米線晶體管.在源/漏和溝道區(qū)域之間引入較長的間隔物(25 nm)使溝道與電極之間分隔開,以此來增強量子限制和庫侖相互作用,進而能在4.2 K到室溫的范圍內(nèi)觀察到電子通過量子點的輸運行為[51].

為了讓量子點中的能級間隔大于室溫下的溫度熱能,Lee等[52]通過濕法腐蝕電子束曝光形成的硅納米線結構,使其具有不平整的起伏形狀,在硅納米線結構中自形成硅量子點和隧穿勢壘,器件的結構如圖17所示.該器件能在室溫下觀測到單電子隧穿通過多個量子能級的行為,其原因是量子點的物理尺寸足夠小,而且采用的圍柵(gate-allaround,GAA)結構能提供良好的控制能力.

在以上提到的硅納米結構晶體管中,電子是通過人造庫侖島進行隧穿輸運,這是基于單電子晶體管的工作原理.通過干法刻蝕或化學濕法腐蝕形成表面粗糙的納米線溝道,進而在溝道中形成超小的硅量子點.雖然這類硅納米結構晶體管可以在室溫下觀測到量子效應,但是通過納米加工手段形成的量子點的可控性卻不高,一是難以控制量子點的尺寸,二是難以控制量子點在器件溝道中的形成位置.而且在不同的量子點中,難以確定其分立的量子能級個數(shù).

有限局域納米空間中的雜質原子也能展現(xiàn)出量子點的特性,這類利用雜質原子作為量子輸運構件的納米結構晶體管稱為雜質原子晶體管.硅材料中電離雜質具有均勻的玻爾半徑,而且當一個雜質原子作為量子點工作時能提供兩個更為確定的能態(tài),即D0態(tài)和D—態(tài),如圖18所示.其不僅在量子輸運中具有更高的可控性,而且制造工藝與CMOS技術中scaled-down工藝也更為兼容,有望成為量子計算的基本組成器件.因此,以硅納米結構晶體管為基礎,將雜質原子晶體管的工作溫度逐步提升至室溫成為了一個重要的研究方向.

圖18 (a)雜質原子晶體管結構示意圖; (b)雜質在器件溝道中提供確定的兩個能級[19]Fig.18.(a) Schematic of dopant atom transistor; (b) two determined levels provided by impurity in device[19].

要想實現(xiàn)雜質原子晶體管在室溫下工作,將其中相關的量子效應拓展到更高的溫度下,雜質原子的隧穿勢壘需要遠高于室溫下的溫度熱能kBT.基于這點,目前提出的思路主要分為以下幾種.

1)增大雜質電離能.雜質原子晶體管的工作溫度較低主要是因為雜質原子的基態(tài)能級很淺,所以需要通過增強量子限制和介電限制來加深雜質原子的基態(tài)能級,即增大雜質原子的電離能.在量子限制的作用下導帶邊發(fā)生移動,納米線尺寸越小,量子限制作用越明顯.如圖19所示,隨著納米線直徑的減小,雜質的基態(tài)能級加深,即雜質對電子的束縛能增大[53].

圖19 磷原子的基態(tài)能級隨硅納米線直徑的減小而加深[53]Fig.19.Ground state of phosphorous donor becomes deeper with decreasing radius of Si nanowire[53].

電離能除了受到量子限制作用的影響,介電限制也能增大雜質的電離能.電離能增大量為：

圖20 (a)沒有和(b)有介電限制時雜質原子的電離能隨納米線半徑的變化曲線圖[55]Fig.20.Ionization energy EI vs.the wire radius R for donor impurities： (a) Without dielectric confinement; (b) with dielectric confinement[55].

圖21 (a) SOI晶體管結構示意圖; (b)器件溝道TEM圖;(c)原納米線結構; (d) stub納米線結構[57]Fig.21.(a) Schematic of SOI transistor; (b) TEM image taken across the device channel; (c) SEM images of nonstub channel and (d) stub channel[57].

增強對雜質原子的介電限制作用,其一般的思路是改變納米線溝道的形狀,Tabe研究組[57]在納米線中間設計了一個stub結構.這個stub區(qū)域中的雜質原子由于更強的介電限制效應,其基態(tài)能級加深,能在100 K左右觀測到單電子隧穿通過施主原子,原納米線結構和設計的納米線結構如圖21所示.

2)由施主原子團簇形成量子點.施主原子團簇的概念可以這樣理解,當摻雜在納米結構晶體管溝道中的施主原子足夠接近,它們之間的原子電勢將相互重疊,從而對基態(tài)電子的束縛能增大,電子的隧穿勢壘高度增大[53].圖22更為形象地表述了這一過程.

圖22 基態(tài)電子的束縛能隨耦合原子數(shù)目的增加而增大[53]Fig.22.Binding energy of clustered donors is shown for different N[53].

采用這種施主原子團簇的方法需要優(yōu)化兩個關鍵參數(shù),一是雜質原子間距,二是耦合的施主原子數(shù)目.要想提高雜質對電子的束縛能,需要相對較小的雜質間距和較大的耦合雜質數(shù)目,當雜質間距小到2—3 nm,即與摻雜在硅中磷原子的玻爾半徑相當時,只需要3—5個耦合的雜質原子就能夠讓雜質對電子的束縛能提高到100 meV以上[53].Samanta等[58]運用選擇性摻雜工藝,在納米線溝道區(qū)域中心附近形成一個多雜質耦合的量子點,溝道中雜質分布情況以及雜質形成的電勢分布由圖23給出.

圖23 (a)選擇性摻雜硅納米溝道; (b)選擇性摻雜區(qū)域模擬的最深勢阱分布[58]Fig.23.(a) The selectively-doped Si nanoscale channel;(b) atomistic representation of the potential landscape simulated for a selectively-doped area with deepest potential well[58].

通過測量溝道選擇性摻雜SOI-FET和溝道未摻雜SOI-FET這兩類器件在不同溫度下的IDVG特性曲線,可以發(fā)現(xiàn)一些相似點和不同點.如圖24所示,相似點為在低溫下(5.5 K)都可以觀察到具有微小間距的電流峰.但這種相似點不能歸結為電子通過雜質量子點的輸運,而可能是單電子隧穿通過庫侖小島.這些庫侖小島可能是在對特定圖形的氧化過程中形成,也可能是由粗糙的納米線溝道形成.不同點是隨著溫度升高,溝道選擇性摻雜SOI-FET在更小的柵壓VG下出現(xiàn)了新的電流峰,而溝道未摻雜SOI-FET在溫度大于100 K時不能再觀察到單電子隧穿特性,說明這些較低柵壓VG下出現(xiàn)的電流峰是由于電子隧穿通過耦合施主原子形成的量子點.

從圖25(a)可以看出,電流振蕩現(xiàn)象在T=200—300 K時仍可以觀測到,即單電子隧穿行為維持到了室溫.圖25(c)中Arrhenius曲線所呈現(xiàn)的趨勢與傳統(tǒng)的庫侖阻塞理論不相符合,這種IDS隨1/T的變化情況類似于晶體管中的熱激活輸運方式,所以高溫下的電流振蕩現(xiàn)象需要用修正的庫侖阻塞理論來進行解釋[59-61].從圖25(b)中可以看出,有效勢壘高度呈現(xiàn)出與IDS-VG特性曲線一樣的振蕩行為,即有效勢壘高度在量子點中通過電荷量子化被調(diào)制為VG的函數(shù).在電流最小值處有最大值,對應于不同的量子化電荷被量子點俘獲,在電流最大值處有最小值,且隨著柵壓逐漸增大,逐漸降低.相比于溝道未摻雜的器件而言,有效勢壘高度增大是因為量子點中一些磷施主原子發(fā)生強烈耦合,導致其基態(tài)能級加深.

圖24 (a)溝道選擇性摻雜和(b)溝道未摻雜SOI-FET在不同溫度下的ID-VG特性曲線[58]Fig.24.(a) and (b) IDS-VG characteristics as a function of temperature for a selectively-doped-channel SOI-FET (up to 300 K) and for a non-doped-channel SOI-FET (up to 160 K)[58].

圖25 (a)不同溫度下,溝道選擇性摻雜SOI-FET器件IDS-VG特性曲線; (b)有效勢壘高度隨柵壓VG的變化; (c)不同電流峰對應的Arrhenius曲線; (d)激活傳導的庫侖阻塞機制(下圖),量子點俘獲電子的庫侖阻塞情形(上圖); (e)溝道未摻雜SOI-FET器件僅僅表現(xiàn)出熱激活傳導性質[58]Fig.25.(a) IDS-VG characteristics as a function of temperature for the selectively-doped channel SOI-FET; (b) effective barrier height (EBeff) estimated from Arrhenius plots as a function of VG; (c) arrhenius plots for VG corresponding to different peaks;(d) schematic illustrations of the mechanism of Coulomb blockade of activated conduction for the single-electron tunneling current peak (lower panel) and for the Coulomb blockade condition with an electron trapped in the QD (upper panel); (e) EBeff extracted for a non-doped-channel SOI-FET,exhibiting only behavior typical of thermally-activated conduction[58].

3)納米尺度SiO2隧穿結中嵌入雜質原子.運用電子束曝光技術制備超精細納米結構晶體管的過程中,高能的電子束可能對器件造成一定程度的損傷,而且傳統(tǒng)半導體工藝一般是在硅材料中進行摻雜,雜質原子在硅中形成的量子點勢阱比較淺.Durrani等[62]提出用場發(fā)射掃描探針光刻(FESPL)技術在SiO2層中的嵌入雜質原子,形成點接觸式的量子點晶體管.研究表明用這種方法形成的量子點具有很深的勢阱(大約2—3 eV),能在室溫下更好地限制電子.器件的點接觸結構如圖26(a)所示,通過熱氧化過程將點接觸區(qū)域完全氧化,在源漏區(qū)之間形成一個大約10 nm尺度的SiO2隧穿結,嵌入在SiO2隧穿結中的磷原子是隔離的,能形成量子點.他們通過模擬仿真得出,量子點的尺寸大約為2 nm.圖26(b)為點接觸區(qū)域的能帶圖,源區(qū)和漏區(qū)為簡并摻雜,不同的量子點對應形成不同的能態(tài).當柵極電壓變化時,在與柵極靜電耦合的作用下,這些能態(tài)將掃過源端費米能級EFS,電子共振隧穿通過這些能態(tài).當一個確定的能態(tài)與EFS發(fā)生共振,出現(xiàn)一個電流峰,當EFS位于能態(tài)之間,出現(xiàn)一個電流谷.掃描探針光刻(scanning probe lithography,SPL)不僅能達到納米尺度下所需的分辨率,還能夠減少對于納米器件的損傷.更為關鍵的是運用這項技術可以制備在更高溫度下工作的納米結構晶體管,為實現(xiàn)室溫下工作的單原子晶體管提供了思路.

目前關于雜質原子晶體管的具體應用方向,人們提出了很多思路.利用納米尺度下雜質離散的電子態(tài),可以實現(xiàn)更為復雜的布爾邏輯[63].根據(jù)嵌入在Fin-FET中單雜質原子的電荷態(tài),將器件的電流和跨導作為邏輯輸出值,可以實現(xiàn)三值乘法器[64].通過對摻雜在硅中相互作用的雜質原子進行電尋址,可以并行計算出多變量、多值邏輯函數(shù) 所有可能的輸出值[65].更深層次地研究雜質原子晶體管中的量子輸運特性是發(fā)掘其潛在應用的基礎.

6 結 語

集成電路正在從等比例縮小的時代走向后摩爾時代,晶體管尺寸達到納米級甚至分子、原子級尺度,基于漂移-擴散電流的傳統(tǒng)晶體管工作原理已經(jīng)不足以解釋納米尺度下的量子效應.納米級器件溝道中的雜質原子不僅對于器件性能有很大的影響,而且在接近原子尺度的局域納米空間中能夠表現(xiàn)出量子點特性.雜質原子間距決定了量子態(tài)是否發(fā)生交疊,進而影響著量子輸運特性.電子 在分立雜質原子系統(tǒng)中的輸運不僅受柵極電壓調(diào)控,其躍遷方式還依賴于溫度,而耦合雜質原子系統(tǒng)中的電流輸運譜則揭示了更為復雜的量子點特征.單原子晶體管依賴單個雜質調(diào)控量子輸運,代表了固態(tài)器件的最終尺度極限.從實用性的角度出發(fā),抓住電離雜質誘導形成量子點這一個關鍵,提升這類器件的工作溫度具有重要的意義.利用雜質原子作為量子輸運構件的硅納米結構晶體管,不僅在超低功耗方面展現(xiàn)出強大的優(yōu)勢,其中豐富的量子輸運特性更是為量子計算電路開發(fā)提供了巨大的 可能性.