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0 引言

測(cè)控應(yīng)答機(jī)的自動(dòng)測(cè)試系統(tǒng)經(jīng)常需要使用現(xiàn)場(chǎng)可編程門陣列(field programmable gate array, FPGA)進(jìn)行數(shù)據(jù)調(diào)制/解調(diào)、數(shù)據(jù)編碼/解碼、接口通信等操作，而且不同類型的測(cè)控應(yīng)答機(jī)之間的測(cè)試需求存在著較大的差異，這就需要測(cè)試系統(tǒng)的FPGA根據(jù)不同的測(cè)試需求運(yùn)行不同的程序。一般的解決方案是，測(cè)試人員臨時(shí)關(guān)閉測(cè)試系統(tǒng)，下載或燒寫需要的程序，然后開始新的測(cè)試過(guò)程。如果資金充裕，也可以針對(duì)不同的需求設(shè)計(jì)多套測(cè)試系統(tǒng)。但這樣的解決方案存在以下弊端：

1)測(cè)試功能的更改需要測(cè)試人員介入，且需要關(guān)閉測(cè)試系統(tǒng)，不利于自動(dòng)化測(cè)試功能的實(shí)現(xiàn)。

2)如果同時(shí)使用多套測(cè)試系統(tǒng)會(huì)大大增加硬件成本，并增加系統(tǒng)的設(shè)計(jì)復(fù)雜度。

為了提高測(cè)試系統(tǒng)的自動(dòng)化程度，就需要自動(dòng)測(cè)試系統(tǒng)具備在線可重配置功能。根據(jù)測(cè)試任務(wù)的不同，由軟件控制或更改系統(tǒng)中的FPGA程序。為了實(shí)現(xiàn)在線可重配置功能，往往需要再增加額外的FPGA配置電路，但這將占用大量的PCB面積，不利于系統(tǒng)集成度的提高。而如果將不同從測(cè)試功能同時(shí)集成于FPGA中，又會(huì)大大增加FPGA的資源占用率，很可能超出FPGA的可用資源。

而動(dòng)態(tài)部分重配置(Dynamic Partial Reconfiguration，以下簡(jiǎn)稱DPR)技術(shù)則可以很好地解決以上問(wèn)題。

1 DPR技術(shù)原理

DPR是一種動(dòng)態(tài)修改FPGA邏輯模塊的技術(shù)。通過(guò)該技術(shù)，設(shè)計(jì)師可以在不影響其他邏輯正常運(yùn)行的同時(shí)，下載部分重配置比特流到FPGA以實(shí)現(xiàn)不同的功能。DPR作為FPGA的一種新型配置技術(shù)，與傳統(tǒng)的FPGA配置方式(如靜態(tài)重配置技術(shù)、動(dòng)態(tài)全局重配置技術(shù)[1])相比具有明顯的優(yōu)勢(shì)，以上三種配置方式的技術(shù)特點(diǎn)對(duì)比如表1所示。

表1 FPGA配置方式技術(shù)特點(diǎn)對(duì)比

圖1是采用DPR技術(shù)的FPGA內(nèi)部資源示意圖。

圖1 部分重配置技術(shù)實(shí)現(xiàn)原理框圖

FPGA的邏輯資源根據(jù)是否需要重配置可以分為兩種：靜態(tài)邏輯(運(yùn)行期間不需要重配置)和動(dòng)態(tài)邏輯(運(yùn)行期間可重配置)。靜態(tài)邏輯在運(yùn)行過(guò)程中不能更改，而動(dòng)態(tài)邏輯在FPGA運(yùn)行過(guò)程中可根據(jù)需要進(jìn)行動(dòng)態(tài)修改。設(shè)計(jì)師在設(shè)計(jì)階段可以在FPGA上劃分出若干塊固定的區(qū)域用于存放動(dòng)態(tài)邏輯。這些區(qū)域可以在運(yùn)行期間由外部或內(nèi)部的配置端口注入不同的比特流，這樣就可以使FPGA實(shí)現(xiàn)運(yùn)行期間功能的動(dòng)態(tài)切換[3]。

DPR技術(shù)可以有多種實(shí)現(xiàn)方式，如圖2所示。部分重配置比特流既可以通過(guò)外部微控制器也可以通過(guò)內(nèi)部微控制器(比如Xilinx公司的MicroBlaze以及Altera公司的NIOS II等嵌入式CPU IP核)寫入到FPGA內(nèi)部的可重配置分區(qū)，這就大大增加了DPR實(shí)現(xiàn)的靈活性。當(dāng)使用內(nèi)部微控制器方式實(shí)現(xiàn)時(shí)，理論上不需要增加額外的配置電路，這對(duì)于成本敏感或集成度要求較高的應(yīng)用環(huán)境是非常合適的。

圖2 部分重配置技術(shù)實(shí)現(xiàn)途徑

DPR技術(shù)的這些特性極大提高了FPGA的設(shè)計(jì)靈活性。同時(shí)，DPR技術(shù)使FPGA能夠具備實(shí)現(xiàn)類似軟件函數(shù)調(diào)用的能力，在運(yùn)行期間載入不同的功能模塊就可以使FPGA實(shí)現(xiàn)不同的功能。通過(guò)該技術(shù)可以使FPGA硬件資源實(shí)現(xiàn)分時(shí)復(fù)用，也大大提高了FPGA資源的使用率。

將DPR技術(shù)引入到測(cè)控應(yīng)答機(jī)自動(dòng)測(cè)試系統(tǒng)中，將使自動(dòng)測(cè)試系統(tǒng)具備以下優(yōu)勢(shì)：

1)提高測(cè)試系統(tǒng)的自動(dòng)化水平。測(cè)試軟件可以根據(jù)需要在線更改測(cè)試系統(tǒng)中FPGA的功能模塊，而不需測(cè)試人員關(guān)閉自動(dòng)測(cè)試系統(tǒng)手動(dòng)下載程序。比如測(cè)試程序?qū)PSK調(diào)制/解調(diào)模塊下載到FPGA中，就使自動(dòng)測(cè)試系統(tǒng)具備了BPSK信號(hào)的調(diào)制/解調(diào)功能；而測(cè)試程序?qū)M的調(diào)制/解調(diào)模塊下載到FPGA，就使自動(dòng)測(cè)試系統(tǒng)具備了FM信號(hào)的調(diào)制/解調(diào)功能。

2)有效降低自動(dòng)測(cè)試系統(tǒng)的硬件成本。DPR技術(shù)可以實(shí)現(xiàn)不同功能模塊對(duì)FPGA的分時(shí)復(fù)用，且不需要額外增加配置電路。這樣不僅節(jié)省了PCB面積，也可以用一塊板卡實(shí)現(xiàn)以往需要多塊板卡才能實(shí)現(xiàn)的功能。

3)使自動(dòng)測(cè)試系統(tǒng)具備遠(yuǎn)程在線升級(jí)功能。自動(dòng)測(cè)試系統(tǒng)的維護(hù)人員可以通過(guò)網(wǎng)絡(luò)在線升級(jí)系統(tǒng)中FPGA的程序以便修復(fù)BUG或改善性能，這樣就有效降低了系統(tǒng)的維護(hù)成本。

2 基于DPR技術(shù)的測(cè)試系統(tǒng)的結(jié)構(gòu)與實(shí)現(xiàn)

該測(cè)控應(yīng)答機(jī)自動(dòng)測(cè)試系統(tǒng)采用了CPCI架構(gòu)，主要功能是對(duì)測(cè)控應(yīng)答機(jī)產(chǎn)品進(jìn)行各種功能、性能測(cè)試，主要包括遙測(cè)量采集、遙控命令發(fā)送、開關(guān)量控制、工作狀態(tài)監(jiān)控等。

該自動(dòng)測(cè)試系統(tǒng)的結(jié)構(gòu)如圖3所示，主要由3部分組成：可編程數(shù)字IO板(Programmable Digital IO，以下簡(jiǎn)稱PDIO)、多功能后插板、數(shù)模轉(zhuǎn)換板、主控計(jì)算機(jī)。

圖3 測(cè)控應(yīng)答機(jī)自動(dòng)測(cè)試系統(tǒng)結(jié)構(gòu)框圖

PDIO板主要完成接口通信、數(shù)據(jù)采集、數(shù)據(jù)生成等功能，該板通過(guò)PDIO接口和高速IO接口與數(shù)模轉(zhuǎn)換板和多功能后插板互連，進(jìn)而與被測(cè)設(shè)備進(jìn)行數(shù)據(jù)交換；數(shù)模轉(zhuǎn)換板主要完成模擬/數(shù)字信號(hào)之間的轉(zhuǎn)換，用于接收被測(cè)設(shè)備的射頻信號(hào)或發(fā)送調(diào)制好的射頻信號(hào)給被測(cè)設(shè)備，由PDIO板對(duì)數(shù)據(jù)進(jìn)行調(diào)制或解調(diào)；多功能后插板用于與被測(cè)設(shè)備的低頻模擬接口或數(shù)字接口互連，主要完成遙測(cè)量采集、遙控指令生成、開關(guān)控制、電源控制、低頻模擬信號(hào)輸出等功能；主控計(jì)算機(jī)主要進(jìn)行接口控制和數(shù)據(jù)處理，其通過(guò)PCI總線與PDIO板連接。

該系統(tǒng)的核心組成部分是PDIO板。PDIO板從PCI總線上接收來(lái)自主控計(jì)算機(jī)的控制指令并根據(jù)指令控制PDIO接口，從而實(shí)現(xiàn)對(duì)被測(cè)設(shè)備的遙控指令輸出、數(shù)字量輸出、模擬信號(hào)輸出等功能。同時(shí)PDIO板通過(guò)多功能后插板及數(shù)模轉(zhuǎn)換板實(shí)時(shí)監(jiān)控被測(cè)設(shè)備的工作狀態(tài)、接收由被測(cè)設(shè)備發(fā)送的遙測(cè)信號(hào)和開關(guān)量信息，并將解調(diào)出的數(shù)據(jù)發(fā)送給主控計(jì)算機(jī)。

由于數(shù)模轉(zhuǎn)換板是搭載在PDIO板上的，因此PDIO板需要為數(shù)模轉(zhuǎn)換板預(yù)留盡量大的空間，這就要求PDIO板要有盡可能高的集成度。鑒于以上原因，PDIO板的所有主要功能全部集成于板載的一塊大容量FPGA中。比如PCI協(xié)議及接口控制、PDIO接口控制、高速IO接口控制、調(diào)制/解調(diào)算法模塊等。FPGA通過(guò)加載不同的配置比特流文件就可以實(shí)現(xiàn)不同的測(cè)試功能，以滿足不同星上產(chǎn)品的測(cè)試需求。

但由于系統(tǒng)中的功能模塊非常多加之FPGA資源的限制，無(wú)法將所有功能模塊同時(shí)集成于FPGA中。為了實(shí)現(xiàn)自動(dòng)測(cè)試功能，這就要求主控計(jì)算機(jī)軟件能夠根據(jù)測(cè)試需求，實(shí)時(shí)下載不同的功能模塊到PDIO板中，同時(shí)不影響系統(tǒng)的正常運(yùn)行。

比如，測(cè)試功能1中需要PDIO板實(shí)現(xiàn)BPSK解調(diào)，而測(cè)試功能2中需要PDIO板實(shí)現(xiàn)FM解調(diào)，但由于PDIO板載FPGA資源的限制，功能1與功能2無(wú)法同時(shí)放置在1塊FPGA中，如果通過(guò)靜態(tài)重配置技術(shù)或動(dòng)態(tài)全局重配置方式實(shí)現(xiàn)在1塊PDIO板上功能的切換，那就不得不手動(dòng)關(guān)閉系統(tǒng)重新加載或者重新燒寫配置比特流文件，但這樣無(wú)法滿足自動(dòng)化測(cè)試的需求。在這種情況下就只能同時(shí)使用2塊PDIO板才能滿足測(cè)試需求，但這樣就增加了硬件成本。而DPR技術(shù)就可以解決以上問(wèn)題。

通過(guò)引入DPR技術(shù)使該自動(dòng)測(cè)試系統(tǒng)具備了以下幾點(diǎn)優(yōu)勢(shì)：

1)測(cè)試功能的實(shí)時(shí)切換。主控計(jì)算機(jī)軟件可通過(guò)CPCI總線將DPR配置比特流文件直接下載到PDIO板的FPGA中，以實(shí)現(xiàn)不同的測(cè)試功能，同時(shí)不影響測(cè)試系統(tǒng)其他功能模塊的正常運(yùn)行，有效提高了測(cè)試效率和自動(dòng)化程度。

2)遠(yuǎn)程在線升級(jí)功能。測(cè)試人員可以遠(yuǎn)端對(duì)測(cè)試系統(tǒng)的FPGA程序進(jìn)行升級(jí)，降低了系統(tǒng)的維護(hù)成本。

3 DPR的設(shè)計(jì)

該自動(dòng)測(cè)試系統(tǒng)的DPR實(shí)現(xiàn)原理框圖如圖4所示。DPR功能的實(shí)現(xiàn)主要由兩部分組成：主控計(jì)算機(jī)和PDIO板。其中主控計(jì)算機(jī)存放著PDIO板實(shí)現(xiàn)不同測(cè)試功能的DPR比特流文件(文件擴(kuò)展名為BIN)；PDIO板載FPGA則事先在指定區(qū)域預(yù)留可重配置區(qū)域，當(dāng)主控計(jì)算機(jī)軟件將DPR比特流發(fā)送過(guò)來(lái)時(shí)，將這些配置數(shù)據(jù)注入以上區(qū)域中就可以實(shí)現(xiàn)指定的功能。

圖4 DPR技術(shù)實(shí)現(xiàn)原理框圖

從圖4可以看出PDIO板主要由以下幾部分組成：

1)大容量FPGA；

2)電流/電壓監(jiān)控電路；

3)配置FLASH；

4)高速IO接口電路；

5)PDIO接口電路；

6)可編程晶振；

7)大容量DDR內(nèi)存顆粒；

8)電源控制電路。

其中：電流/電壓監(jiān)控電路用于實(shí)時(shí)監(jiān)控被測(cè)設(shè)備的供電情況；配置FLASH用于存儲(chǔ)FPGA的完整比特流文件(部分重配置比特流則存放在主控計(jì)算機(jī)中)；高速IO接口電路用于與數(shù)模轉(zhuǎn)換板互連；PDIO接口電路用于連接多功能后插板；可編程晶振為FPGA動(dòng)態(tài)邏輯部分提供工作時(shí)鐘，且可根據(jù)主控計(jì)算機(jī)指令動(dòng)態(tài)調(diào)整工作頻率；大容量DDR內(nèi)存用于臨時(shí)存放解調(diào)或調(diào)制數(shù)據(jù)；電源控制電路用于控制被測(cè)設(shè)備的加電。

在該設(shè)計(jì)中，PDIO板載FPGA內(nèi)部邏輯資源主要?jiǎng)澐譃殪o態(tài)邏輯部分和動(dòng)態(tài)邏輯部分。其中靜態(tài)邏輯部分主要由CPCI接口模塊和MicroBlaze[7-8]嵌入式模塊以及運(yùn)行期間不需要重新配置的功能模塊組成。CPCI接口模塊實(shí)現(xiàn)CPCI協(xié)議功能，并提供上位機(jī)與PDIO板的數(shù)據(jù)/控制通道；MicroBlaze嵌入式模塊主要負(fù)責(zé)接收配置比特流、動(dòng)態(tài)邏輯配置等功能。MicroBlaze嵌入式模塊接收從CPCI接口模塊傳送來(lái)的DPR比特流，并將比特流數(shù)據(jù)進(jìn)行緩存，隨后通過(guò)硬件內(nèi)部配置訪問(wèn)接口(Hardware Internal Configuration Access Port，以下簡(jiǎn)稱HWICAP[4-5]，該模塊主要實(shí)現(xiàn)用戶邏輯對(duì)FPGA內(nèi)部配置資源的訪問(wèn))下載到動(dòng)態(tài)邏輯部分。由于CPCI接口模塊和MicroBlaze嵌入式模塊均放置在FPGA的靜態(tài)邏輯區(qū)域，因此在進(jìn)行部分重配置的時(shí)候是不會(huì)受到影響的，因此也就保證了上位機(jī)與PDIO板的數(shù)據(jù)交互不會(huì)因?yàn)镻DIO板的功能切換而中斷。

為了使PDIO板實(shí)現(xiàn)不同的測(cè)試功能，其板載FPGA的動(dòng)態(tài)邏輯部分根據(jù)功能不同劃分為3部分：高速IO接口DPR模塊、調(diào)制解調(diào)DPR模塊、PDIO接口DPR模塊。高速IO接口DPR模塊負(fù)責(zé)與數(shù)模轉(zhuǎn)換板上的高速ADC/DAC進(jìn)行數(shù)據(jù)交換；調(diào)制解調(diào)DPR模塊負(fù)責(zé)對(duì)高速數(shù)字信號(hào)進(jìn)行調(diào)制、解調(diào)操作；PDIO接口DPR模塊負(fù)責(zé)對(duì)多功能后插板的各個(gè)功能模塊進(jìn)行控制及數(shù)據(jù)交換。這樣劃分的好處是可以針對(duì)不同的測(cè)試需求，將各個(gè)DPR模塊進(jìn)行靈活組合，提高測(cè)試系統(tǒng)的適應(yīng)性。

以上3部分DPR模塊在FPGA中的位置以及可使用的最大資源需要在設(shè)計(jì)前期約定好，且在系統(tǒng)運(yùn)行期間不能修改。這些模塊的配置比特流文件存放在主控計(jì)算機(jī)中，在運(yùn)行期間由主控計(jì)算機(jī)軟件將這些比特流文件注入到FPGA相應(yīng)的可重配置區(qū)域中。

在主控計(jì)算機(jī)端，PDIO板DPR功能相關(guān)的數(shù)據(jù)端口被映射到了PCI總線的基地址寄存器(Base Address Registers，BAR)空間中。應(yīng)用程序只需要將DPR比特流發(fā)送到相應(yīng)寄存器中就可以將比特流數(shù)據(jù)發(fā)送給PDIO板載FPGA內(nèi)的嵌入式系統(tǒng)里，再由嵌入式系統(tǒng)負(fù)責(zé)對(duì)指定DPR模塊進(jìn)行重配置。具體的實(shí)現(xiàn)流程如圖5所示。

圖5 DPR功能實(shí)現(xiàn)流程

從圖5可以看出，DPR過(guò)程的實(shí)現(xiàn)主要分為2個(gè)階段：設(shè)計(jì)階段和配置階段。

1)設(shè)計(jì)階段。

該階段主要是建立FPGA工程，并對(duì)不同測(cè)試功能所對(duì)應(yīng)DPR模塊進(jìn)行劃分、仿真、調(diào)試、編譯，最后生成所需的各種功能的DPR比特流文件。在Xilinx FPGA開發(fā)環(huán)境中DPR模塊的劃分、編譯等操作是在PR模式(Partial Reconfiguration)下進(jìn)行的，利用VIVADO[2]提供的Partial Reconfiguration Wizard[2]向?qū)Чδ芸梢院芊奖愕貙?duì)各DPR模塊進(jìn)行配置、編譯。

2)配置階段。

配置階段主要分成兩個(gè)步驟，分別在主控計(jì)算機(jī)和PDIO板上進(jìn)行。

首先，當(dāng)需要對(duì)PDIO板的測(cè)試功能進(jìn)行功能切換時(shí)，主控計(jì)算機(jī)應(yīng)用程序讀取相應(yīng)功能的DPR比特流數(shù)據(jù)，并通過(guò)PCI寄存器讀寫函數(shù)將DPR比特流數(shù)據(jù)寫入到事先定義好的DPR寄存器中，PCI驅(qū)動(dòng)程序會(huì)將這些數(shù)據(jù)通過(guò)PCI總線發(fā)送給指定PDIO板的PCI接口模塊。

然后，PDIO板的CPCI接口模塊將接收到的數(shù)據(jù)發(fā)送給一個(gè)雙端口FIFO，該FIFO的另一端以AXI Stream總線的形式連接到MicroBlaze上。為核心的嵌入式模塊中，MicroBlaze通過(guò)AXI Stream總線讀取雙端口FIFO內(nèi)部數(shù)據(jù)，檢測(cè)到配置比特流就將該配置數(shù)據(jù)寫入到與之連接的HWICAP模塊中。

最后，HWICAP模塊重復(fù)以上步驟并不斷接收來(lái)自上位機(jī)的配置比特流數(shù)據(jù)，一旦檢測(cè)到比特流數(shù)據(jù)中的DESYNCH信號(hào)，則表示當(dāng)前配置過(guò)程結(jié)束，此時(shí)HWICAP模塊復(fù)位相應(yīng)的DPR模塊，完成當(dāng)前DPR模塊的配置過(guò)程。

4 實(shí)驗(yàn)結(jié)果與分析

該自動(dòng)測(cè)試系統(tǒng)的開發(fā)平臺(tái)及測(cè)試環(huán)境如下：

1)硬件平臺(tái)：PDIO板載FPGA采用Xilinx公司的Artix7-200T。

2)FPGA開發(fā)平臺(tái)：VIVADO2018.02。

3)主控計(jì)算機(jī)軟件開發(fā)平臺(tái)：LabWindows CVI 2013。

4)軟件開發(fā)環(huán)境：Windows7 64bit操作系統(tǒng)。

5)CPCI的驅(qū)動(dòng)程序開發(fā)環(huán)境：WinDriver11.6 64bit[6]。

圖6是使用DPR模式的情況下，由VIVADO布局、布線后FPGA的資源分布情況。圖6中的標(biāo)號(hào)1、2、3、4分別對(duì)應(yīng)了PDIO接口DPR模塊、調(diào)制解調(diào)DPR模塊、高速IO接口DPR模塊和其他功能模塊。其中標(biāo)號(hào)1、2、3對(duì)應(yīng)邏輯屬于動(dòng)態(tài)邏輯部分，該部分邏輯由主控計(jì)算機(jī)在運(yùn)行期間根據(jù)測(cè)試需求進(jìn)行注入，而標(biāo)號(hào)4對(duì)應(yīng)邏輯屬于靜態(tài)邏輯部分，在系統(tǒng)運(yùn)行期間不改變。MicroBlaze嵌入式模塊、CPCI接口模塊等功能模塊因?yàn)檫\(yùn)行期間不需要更改，因此均放置在該靜態(tài)邏輯部分中。

圖6 DPR模式下FPGA布局、布線后資源分布情況

從圖6可以看出靜態(tài)邏輯區(qū)域與動(dòng)態(tài)邏輯區(qū)域都在各自的范圍內(nèi)完成布局、布線。在實(shí)際測(cè)試中，主控計(jì)算機(jī)測(cè)試程序也可以完成不同部分重配置比特流的實(shí)時(shí)下載，完成測(cè)試功能的切換，且在切換過(guò)程中其他功能不受影響。

表2是DPR功能實(shí)現(xiàn)相關(guān)模塊的FPGA資源使用情況。DPR功能實(shí)現(xiàn)相關(guān)模塊是指為了實(shí)現(xiàn)DPR功能所使用的各個(gè)模塊，不包括DPR模塊本身(如調(diào)制解調(diào)DPR模塊)。DPR功能實(shí)現(xiàn)相關(guān)模塊包括MicroBlaze相關(guān)的嵌入式系統(tǒng)(本地存儲(chǔ)器、AXI總線控制器、中斷控制器、復(fù)位控制器等)、HWICAP模塊等。從表2可以看出DPR功能實(shí)現(xiàn)相關(guān)模塊所占用的FPGA資源是非常少的，因此基本不會(huì)影響其他功能模塊的FPGA資源使用。

表2 DPR功能實(shí)現(xiàn)相關(guān)模塊使用的FPGA資源

5 結(jié)束語(yǔ)

本文針對(duì)測(cè)控應(yīng)答機(jī)自動(dòng)測(cè)試系統(tǒng)的特點(diǎn)，將DPR技術(shù)引入到自動(dòng)測(cè)試系統(tǒng)中，從而實(shí)現(xiàn)了自動(dòng)測(cè)試系統(tǒng)中FPGA功能的實(shí)時(shí)切換。經(jīng)驗(yàn)證，采用DPR技術(shù)的自動(dòng)化測(cè)試系統(tǒng)可以有效提高系統(tǒng)中FPGA的資源使用率，對(duì)于降低硬件成本、提高自動(dòng)化測(cè)試水平具有很好的促進(jìn)作用。

同時(shí)，由于DPR技術(shù)的特點(diǎn)，使其在測(cè)控通信、軟件無(wú)線電領(lǐng)域也具有很好的應(yīng)用前景。該系統(tǒng)中的部分重配置設(shè)計(jì)方案經(jīng)過(guò)適應(yīng)性修改，也可以應(yīng)用到星上及彈箭產(chǎn)品上，使產(chǎn)品能夠具備硬件在線升級(jí)能力，因此具有很好的推廣和借鑒作用。