于曉慶，向才炳

(1.中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081；2.中國(guó)人民解放軍320021部隊(duì)，北京 100094)

0 引言

當(dāng)今時(shí)代科學(xué)技術(shù)日新月異，數(shù)據(jù)采集、數(shù)據(jù)數(shù)據(jù)分析的應(yīng)用范圍也越來(lái)越廣，各個(gè)領(lǐng)域?qū)?shù)據(jù)分析技術(shù)都提出了更高的要求，尤其在雷達(dá)通信、衛(wèi)星探測(cè)及電子偵察等，掌握數(shù)據(jù)高速采集析技術(shù)更顯得至關(guān)重要[1]。

可編程邏輯器件和大規(guī)模集成電路飛速發(fā)展，數(shù)字化信號(hào)處理方法在高速數(shù)據(jù)處理過(guò)程中發(fā)揮著越來(lái)越重要的作用，這對(duì)于數(shù)字采集提出了更高的要求。數(shù)據(jù)采集與回放系統(tǒng)通?？梢苑譃?類(lèi)：一類(lèi)實(shí)時(shí)存儲(chǔ)記錄數(shù)據(jù)并完成信號(hào)處理[1]，一般適用于高速、大容量的信號(hào)處理現(xiàn)場(chǎng)，通過(guò)采集到的信息實(shí)時(shí)處理結(jié)果，從而做出相應(yīng)措施。例如攔截?cái)撤侥繕?biāo)時(shí)，從發(fā)現(xiàn)攻擊導(dǎo)彈目標(biāo)起，就要求預(yù)警系統(tǒng)實(shí)時(shí)進(jìn)行數(shù)據(jù)處理，確定跟蹤目標(biāo)，計(jì)算目標(biāo)飛行軌跡，保證攔截導(dǎo)彈對(duì)敵方目標(biāo)精準(zhǔn)攔截[2]；另一類(lèi)則不要求實(shí)時(shí)進(jìn)行信號(hào)處理,主要是記錄現(xiàn)場(chǎng)數(shù)據(jù)，事后將采集記錄的數(shù)據(jù)進(jìn)行分析[3]。例如彈載和機(jī)載雷達(dá)系統(tǒng)，外場(chǎng)試驗(yàn)成本較高難度較大，需要將大量數(shù)據(jù)存儲(chǔ)記錄以供后期去分析處理[4]。

在現(xiàn)代導(dǎo)航系統(tǒng)中，由于導(dǎo)航信號(hào)波形越來(lái)越復(fù)雜，帶寬不斷提高，測(cè)試難度變大，對(duì)導(dǎo)航信號(hào)進(jìn)行采集、記錄和分析處理研究顯得尤為重要。因此本文研究的高速采集與回放系統(tǒng)正是一種對(duì)導(dǎo)航實(shí)時(shí)采集記錄與分析系統(tǒng),整個(gè)系統(tǒng)基于VPX架構(gòu)實(shí)現(xiàn)，保證數(shù)據(jù)可靠穩(wěn)定的傳輸。

1 總體設(shè)計(jì)

隨著通信技術(shù)的不斷發(fā)展，通信設(shè)備在數(shù)據(jù)處理速度上逐漸向高速高精度發(fā)展，目前VPX總線技術(shù)廣泛應(yīng)用[4-6]，為通信系統(tǒng)獲得更高的性能和帶寬。因此本文采集回放系統(tǒng)采用高速的VPX架構(gòu)平臺(tái)，該平臺(tái)主要在真實(shí)的環(huán)境下進(jìn)行采集與回放。導(dǎo)航信號(hào)采集回放系統(tǒng)由主控計(jì)算機(jī)板、信號(hào)采集回放卡、高速信號(hào)存儲(chǔ)卡和固態(tài)存儲(chǔ)卡組成，其總體方案如圖1所示。

圖1 采集與回放系統(tǒng)的硬件設(shè)計(jì)方案

主控計(jì)算機(jī)板采用基于VPX架構(gòu)的控制器實(shí)現(xiàn)，為采集、回放和存儲(chǔ)功能單元提供高速數(shù)據(jù)互聯(lián)接口。信號(hào)存儲(chǔ)單元采用基于VPX總線的固態(tài)存儲(chǔ)單元構(gòu)成，存儲(chǔ)單元由固態(tài)存儲(chǔ)模塊組成RAID5，實(shí)現(xiàn)高速海量存儲(chǔ)。信號(hào)采集回放卡完成對(duì)4路70 MHz/300 MHz中頻信號(hào)實(shí)時(shí)采集與回放，當(dāng)回放時(shí)從磁盤(pán)陣列讀取采集數(shù)據(jù)，并利用數(shù)模轉(zhuǎn)換器生成原始信號(hào)進(jìn)行回放。

結(jié)合導(dǎo)航信號(hào)的特點(diǎn)，對(duì)采集回放系統(tǒng)提出如下指標(biāo)要求：

① 采集信號(hào)中心頻率：70 MHz，300 MHz；信號(hào)帶寬與輸入信號(hào)帶寬匹配；

② 回放的時(shí)間碼和數(shù)據(jù)對(duì)齊關(guān)系<10 μs；采集回放時(shí)延穩(wěn)定性優(yōu)于1 ns;

③ 回放速率≥400 Msps；

④ 輸入、輸出信號(hào)電平：-20～+10 dBm；

2 硬件設(shè)計(jì)

采集與回放系統(tǒng)在硬件設(shè)計(jì)過(guò)程中充分考慮了該平臺(tái)的通用性和可移植性，從芯片選型、接口預(yù)留、資源分配、通信標(biāo)準(zhǔn)制定采用模塊化設(shè)計(jì)理念，詳細(xì)介紹各模塊硬件選型及實(shí)現(xiàn)[7-8]。

信號(hào)采集回放板[9]：主要實(shí)現(xiàn)對(duì)A/D信號(hào)的采集與緩存、完成對(duì)DDR3、PCIe協(xié)議實(shí)現(xiàn)，并且通過(guò)D/A完成數(shù)據(jù)回放功能。

信號(hào)采集回放板由VPX總線接口底板和2塊FMC接口AD和DA子卡組成。底板核心器件選用xilinx公司Vertex-7系列XC7V690T。時(shí)鐘電路主要芯片為ADI公司的AD9517-0和AD9508，F(xiàn)MC接口AD和DA子卡上AD9517-0產(chǎn)生4路時(shí)鐘信號(hào)。

VPX主控計(jì)算機(jī)板[10]：主要完成通過(guò)網(wǎng)絡(luò)接口和遠(yuǎn)程控制中心實(shí)現(xiàn)數(shù)據(jù)互通和遠(yuǎn)程監(jiān)控。主板通過(guò)XMC接口擴(kuò)展2路萬(wàn)兆網(wǎng)口，可通過(guò)萬(wàn)兆網(wǎng)接口導(dǎo)出數(shù)據(jù)VPX計(jì)算機(jī)主板為半定制高性能計(jì)算機(jī)主板。

計(jì)算機(jī)主板[11]選用Intel第三代I7四核八線程高性能處理器，提供了可支持全網(wǎng)狀交換的高速數(shù)據(jù)通道，其中P1，P2各支持 4 個(gè) PCIe x4 Gen3總線接口。該產(chǎn)品具有很強(qiáng)的擴(kuò)展性，可以很好滿足多負(fù)載多節(jié)點(diǎn)的應(yīng)用需求。

固態(tài)存儲(chǔ)卡[12-13]：主要實(shí)現(xiàn)2 GB/s以上的存儲(chǔ)和回放速度，固態(tài)盤(pán)陣列選用Intel SSD DC S3520系列的SSD，采集回放設(shè)備項(xiàng)目采用Intel SSD DC S3520系列SATA接口SSD，單盤(pán)容量為960 G，磁盤(pán)陣列掛載16個(gè)SSD組成RAID5模式，總?cè)萘繛?4 TB，實(shí)際測(cè)試傳輸帶寬可達(dá)3 GB/s。

VPX機(jī)箱背板是整個(gè)信號(hào)采集系統(tǒng)數(shù)據(jù)傳輸樞紐，是各功能模塊之間的數(shù)據(jù)交互的基礎(chǔ)，還為各模塊間的數(shù)據(jù)高速傳輸提供通道。

3 軟件設(shè)計(jì)

采集與回放系統(tǒng)軟件架構(gòu)采用模塊化的設(shè)計(jì)架構(gòu)，采集回放板中FPGA完成時(shí)鐘芯片AD9517的配置、AD采集芯片接口、數(shù)據(jù)緩存、數(shù)據(jù)編碼、PCIE數(shù)據(jù)通信、數(shù)據(jù)解碼及DA回放芯片接口等工作。

采集回放板FPGA總體結(jié)構(gòu)框圖如圖2所示。

圖2 FPGA部分結(jié)構(gòu)框圖

3.1 時(shí)鐘配置模塊

時(shí)鐘配置模塊主要是配置AD9517工作參數(shù)和回讀工作參數(shù)，產(chǎn)生AD采集芯片的采集時(shí)鐘、DA回放芯片的工作時(shí)鐘以及判斷時(shí)鐘芯片AD9517工作狀態(tài)。

FPGA通過(guò)SPI接口對(duì)AD9517進(jìn)行配置或回讀參數(shù)。配置模塊結(jié)構(gòu)框圖如圖3所示。

圖3 配置模塊結(jié)構(gòu)框圖

3.2 AD采集模塊

AD采集模塊主要接收和轉(zhuǎn)換AD采集芯片的數(shù)據(jù)，然后進(jìn)行數(shù)據(jù)位寬轉(zhuǎn)換和緩沖處理，再輸出到DDR3緩存模塊。

AD采集芯片輸出的是14位LVDS信號(hào)，AD采集模塊先將LVDS信號(hào)轉(zhuǎn)換為單端信號(hào)，取高12位，采用獨(dú)立時(shí)鐘FIFO對(duì)數(shù)據(jù)進(jìn)行位寬轉(zhuǎn)換以匹配DDR3緩存模塊輸入位寬，同時(shí)處理AD采集時(shí)鐘與FPGA內(nèi)工作時(shí)鐘不同步問(wèn)題。

為保持B碼數(shù)據(jù)與AD數(shù)據(jù)的同步，在采集AD數(shù)據(jù)的同時(shí)也采集B碼信號(hào)。采集模塊的結(jié)構(gòu)框圖如圖4所示。

圖4 采集模塊結(jié)構(gòu)框圖

3.3 DDR3緩存模塊

在采集過(guò)程中，DDR3緩存模塊緩存AD采集數(shù)據(jù)，在回放過(guò)程中，DDR3緩存模塊緩存DA回放數(shù)據(jù)。因?yàn)椴杉突胤挪皇峭瑫r(shí)工作，采集和回放緩存共用DDR3緩存模塊。

系統(tǒng)要求4路AD采集獨(dú)立可設(shè)置，因此DDR3緩存AD數(shù)據(jù)時(shí)要求每路數(shù)據(jù)嚴(yán)格區(qū)分，設(shè)計(jì)2組DDR3存儲(chǔ)單元，每組DDR3存儲(chǔ)單元對(duì)應(yīng)一個(gè)DDR3緩存模塊，每個(gè)DDR3緩存模塊緩存2路獨(dú)立的AD數(shù)據(jù)。

DDR3緩存模塊接收兩通道數(shù)據(jù)，DDR3讀寫(xiě)控制將輸入的突發(fā)數(shù)據(jù)及時(shí)寫(xiě)入外部DDR3內(nèi)存芯片中，防止輸入前端數(shù)據(jù)溢出，同時(shí)DDR3讀寫(xiě)控制及時(shí)從外部DDR3內(nèi)存中讀出數(shù)據(jù)及時(shí)寫(xiě)入后級(jí)輸出FIFO中，防止后端數(shù)據(jù)斷流。

DDR3緩存模塊結(jié)構(gòu)框圖如圖5所示。

圖5 DDR3緩存模塊結(jié)構(gòu)框圖

3.4 編碼模塊

編碼模塊將獨(dú)立的四路數(shù)據(jù)按協(xié)議進(jìn)行打包處理，通過(guò)FIFO發(fā)送給PCIe模塊，PCIe模塊將數(shù)據(jù)向主控計(jì)算機(jī)發(fā)送。

為了嚴(yán)格區(qū)分4路數(shù)據(jù)，存儲(chǔ)過(guò)程中也需要將4路數(shù)據(jù)獨(dú)立存儲(chǔ)，為了保證主控計(jì)算機(jī)讀寫(xiě)盤(pán)的效率，設(shè)定每路數(shù)據(jù)傳輸?shù)淖钚卧獮? MB，每個(gè)數(shù)據(jù)傳輸單元的數(shù)據(jù)頭中包含數(shù)據(jù)通道信息，時(shí)間信息等。

4路數(shù)據(jù)通道中任何一路輸入數(shù)據(jù)達(dá)到8 MB的數(shù)據(jù)量，數(shù)據(jù)打包控制模塊將讀取該路的8 MB數(shù)據(jù)形成一個(gè)數(shù)據(jù)包，并為該數(shù)據(jù)包添加通道信息及時(shí)間信息。數(shù)據(jù)包通過(guò)輸出FIFO向PCIe模塊發(fā)送，編碼模塊結(jié)構(gòu)框圖如圖6所示。

圖6 編碼模塊結(jié)構(gòu)框圖

3.5 解碼模塊

解碼模塊接收來(lái)自PCIe模塊下發(fā)的數(shù)據(jù)，根據(jù)數(shù)據(jù)包的包頭信息，解析出數(shù)據(jù)及時(shí)寫(xiě)入對(duì)應(yīng)通道的輸出FIFO，然后輸出到DDR3緩存模塊進(jìn)行緩存，解碼模塊結(jié)構(gòu)框圖如圖7所示。

圖7 解碼模塊結(jié)構(gòu)框圖

3.6 DA回放模塊

DA回放模塊接收來(lái)自于DDR3緩存模塊的數(shù)據(jù)，解析出DA數(shù)據(jù)和B碼數(shù)據(jù)，DA數(shù)據(jù)通過(guò)輸出差分驅(qū)動(dòng)器發(fā)送給DA，B碼數(shù)據(jù)通過(guò)接口對(duì)外輸出。DA回放模塊結(jié)構(gòu)框圖如圖8所示。

圖8 DA回放模塊結(jié)構(gòu)框圖

4 上位機(jī)軟件設(shè)計(jì)

上位機(jī)系統(tǒng)軟件包含驅(qū)動(dòng)程序軟件和應(yīng)用程序軟件，驅(qū)動(dòng)程序軟件負(fù)責(zé)在操作系統(tǒng)的底層與各板卡進(jìn)行數(shù)據(jù)通信，應(yīng)用軟件負(fù)責(zé)和驅(qū)動(dòng)程序通信。

驅(qū)動(dòng)程序的設(shè)計(jì)直接關(guān)系到系統(tǒng)穩(wěn)定性和系統(tǒng)效率，為了保證達(dá)到PCIe 2.0的峰值速度，驅(qū)動(dòng)設(shè)計(jì)必須進(jìn)行優(yōu)化，支持統(tǒng)一的訪問(wèn)接口，支持多線程操作，具體要求如下：操作系統(tǒng)：Windows 7 64位； 驅(qū)動(dòng)程序類(lèi)型：WDM；DMA類(lèi)型：Packet DMA；

DMA大小：4 MByte ；DMA通道數(shù)：2 channel；

PCIE接口：2.0 。

應(yīng)用程序軟件負(fù)責(zé)與驅(qū)動(dòng)程序交互，設(shè)計(jì)統(tǒng)一應(yīng)用程序訪問(wèn)接口和用戶程序界面，實(shí)現(xiàn)采集與回放系統(tǒng)的狀態(tài)和通信鏈路的狀態(tài)。為了保證穩(wěn)定的數(shù)據(jù)傳輸速率，應(yīng)用程序采用多線程的方式設(shè)計(jì)，支持不同通道乒乓操作。應(yīng)用程序通過(guò)DMA方式把數(shù)據(jù)傳到主存當(dāng)中，同時(shí)要把主存中的數(shù)據(jù)通過(guò)DMA方式傳輸?shù)酱鎯?chǔ)卡。為了保證傳輸速率，存儲(chǔ)過(guò)程為主線程，采集過(guò)程開(kāi)辟新的線程，實(shí)現(xiàn)多線程操作，提升系統(tǒng)的數(shù)據(jù)存儲(chǔ)速率。具體要求如下：應(yīng)用程序設(shè)計(jì)軟件：VC++ 2012；采集卡訪問(wèn)接口：DLL；多線程操作：支持；與服務(wù)機(jī)通信方式：Socket；

支持操作：采集、回讀、存儲(chǔ)、導(dǎo)出和實(shí)時(shí)顯示。

應(yīng)用層軟件主要實(shí)現(xiàn)任務(wù)管理、操作控制、數(shù)據(jù)管理、遠(yuǎn)程管理、狀態(tài)監(jiān)視及系統(tǒng)管理6個(gè)功能模塊，具體軟件架構(gòu)如圖9所示，用戶界面如10所示。

圖9 應(yīng)用層軟件架構(gòu)圖

圖10 應(yīng)用層軟件架構(gòu)圖

5 系統(tǒng)測(cè)試與功能驗(yàn)證

本文對(duì)高速總線采集與回放系統(tǒng)進(jìn)行總體方案設(shè)計(jì)和詳細(xì)的介紹軟硬件模塊，在此設(shè)計(jì)的基礎(chǔ)上開(kāi)發(fā)軟件平臺(tái)和搭建系統(tǒng)的測(cè)試平臺(tái)，完成對(duì)系統(tǒng)功能的測(cè)試與驗(yàn)證。測(cè)試儀器包括：采集回放設(shè)備、信號(hào)發(fā)生器、頻譜儀、時(shí)碼同步源，具體測(cè)試原理圖如圖11所示。

圖11 采集與回放系統(tǒng)測(cè)試原理圖

經(jīng)進(jìn)行系統(tǒng)功能和指標(biāo)測(cè)試，表明采集與回放系統(tǒng)能夠采集70 M，300 M中頻信號(hào)且回放的時(shí)間碼和數(shù)據(jù)對(duì)齊關(guān)系為5 μs；采集回放時(shí)延穩(wěn)定性優(yōu)于1 ns，符合系統(tǒng)要求，驗(yàn)證了方案、軟件設(shè)計(jì)的正確性和系統(tǒng)的實(shí)時(shí)性、同步性。

6 結(jié)束語(yǔ)

新一代的總線VPX具有很高的傳輸速率和帶寬，因此本文以VPX架構(gòu)平臺(tái)為基礎(chǔ)實(shí)現(xiàn)高速采集與回放系統(tǒng)的設(shè)計(jì)，硬件平臺(tái)設(shè)計(jì)方案是可行的，經(jīng)測(cè)試指標(biāo)均滿足系統(tǒng)要求，達(dá)到了預(yù)期成果。本文只對(duì)中頻信號(hào)進(jìn)行的采集與回放，后續(xù)可增加射頻方案設(shè)計(jì)進(jìn)行過(guò)研究，實(shí)現(xiàn)支持北斗各頻點(diǎn)信號(hào)采集。