黃偉奇，唐禎安

(大連理工大學(xué)電子信息與電氣工程學(xué)部，遼寧省集成電路技術(shù)重點(diǎn)實(shí)驗(yàn)室，遼寧大連116024)

0 引言

紅外探測(cè)器利用探測(cè)目標(biāo)與成像背景之間的紅外輻射差異，將紅外輻射信號(hào)轉(zhuǎn)變成電信號(hào)輸出［1］。紅外探測(cè)器分為光子紅外探測(cè)器和熱探測(cè)器。熱探測(cè)器中的微測(cè)輻射熱計(jì)因其工作波段寬、陣列密度高、成本低且性能優(yōu)良等特點(diǎn)逐漸得到廣泛關(guān)注［2］。微測(cè)輻射熱計(jì)通過吸收輻射產(chǎn)生溫升，該溫升使熱敏電阻阻值發(fā)生變化，從而產(chǎn)生變化的電壓，通過讀出電路讀取該電壓的變化值來探測(cè)紅外輻射的大小。傳統(tǒng)微測(cè)輻射熱計(jì)輸出模擬信號(hào)，需再經(jīng)預(yù)處理電路減小干擾和噪聲，由模數(shù)轉(zhuǎn)換電路將模擬電壓信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，最后進(jìn)行數(shù)字圖像處理以供顯示。數(shù)字化的微測(cè)輻射熱計(jì)在讀出電路芯片上集成模數(shù)轉(zhuǎn)換器(ADC)，可免去預(yù)處理電路，直接輸出數(shù)字信號(hào)。微測(cè)輻射熱計(jì)的數(shù)字化是目前國(guó)際上的研究重點(diǎn)，具有接口簡(jiǎn)單、高抗干擾、低讀出噪聲、高穩(wěn)定性等特點(diǎn)［3］。

1 微測(cè)輻射熱計(jì)片上ADC技術(shù)

1.1 微測(cè)輻射熱計(jì)片上ADC的選型

微測(cè)輻射熱計(jì)的紅外焦平面與ADC的片上集成分為3種類型，分別是像元級(jí)ADC、列級(jí)ADC和芯片級(jí)ADC［4］。目前，國(guó)內(nèi)常用的微測(cè)輻射熱計(jì)探測(cè)陣列規(guī)模主要為 160×120，320×240，640×480、1 024×480等中小型陣列，幀頻主要為 60 f/s［5］。對(duì)于 320×240以下的小規(guī)模陣列，采用芯片級(jí)ADC進(jìn)行集成可減小芯片總功耗，且版圖不受限也可提高ADC的轉(zhuǎn)換性能。逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)適用于芯片級(jí)ADC的應(yīng)用。SAR ADC功耗低，轉(zhuǎn)換速度中等，分辨率高，面積小，同時(shí)，轉(zhuǎn)換異步信號(hào)時(shí)不產(chǎn)生通道延遲，非常適合芯片級(jí)ADC的應(yīng)用。但是，芯片級(jí)ADC對(duì)ADC的轉(zhuǎn)換速度有較高的要求，若轉(zhuǎn)換速度過高，會(huì)引起較高的功耗和較大的時(shí)鐘噪聲與容性噪聲。因此當(dāng)SAR ADC作為芯片級(jí)ADC應(yīng)用時(shí)要尤其注意速度與功耗的平衡。本文針對(duì)微測(cè)輻射熱計(jì)芯片級(jí)ADC應(yīng)用，設(shè)計(jì)了一款12位的低功耗SAR ADC。

1.2 SAR ADC 設(shè)計(jì)指標(biāo)

本文SAR ADC的設(shè)計(jì)指標(biāo)基于本課題組所研制的氧化釩微測(cè)輻射熱計(jì)探測(cè)陣列及其讀出電路的芯片測(cè)試結(jié)果，具體參數(shù)如表1所示。

讀出電路工藝為 CSMC 0.18 μm CMOS 工藝，因此ADC基于相同的工藝進(jìn)行設(shè)計(jì)。根據(jù)式(1)、式(2)、式(3)得到SAR ADC各參數(shù)的最小指標(biāo)如表2所示。

式中:Vmin為最小分辨電壓，V;RV為輸出電壓響應(yīng)率，mV/K;Tmin為溫度分辨率，K。

式中:SNDR為信噪比，dB;Vomin為最小輸出電壓值，V，這里為0.9 V;NETD為等效噪聲溫差，mK。

式中:SR為ADC采樣速率，MSPS;160×160為陣列規(guī)模;FF 為幀頻，f/s。

表2 SAR ADC設(shè)計(jì)指標(biāo)

2 電路結(jié)構(gòu)

SAR ADC電路設(shè)計(jì)分為電容陣列DAC設(shè)計(jì)，比較器的設(shè)計(jì)和數(shù)字邏輯控制電路的設(shè)計(jì)，本節(jié)內(nèi)容對(duì)3個(gè)部分的設(shè)計(jì)分別進(jìn)行闡述。

2.1 新型電容陣列DAC的設(shè)計(jì)

2.1.1 新型DAC電路結(jié)構(gòu)

DAC的電路性能對(duì)整個(gè)ADC系統(tǒng)的功耗、面積、靜態(tài)特性和動(dòng)態(tài)特性產(chǎn)生影響。傳統(tǒng)12位DAC陣列采用分段結(jié)構(gòu)，若分為2段，設(shè)Cu表示單位電容容值，最高位電容值最小為26Cu，則電容總值過大，影響電路的功耗與面積;若分為3段，將會(huì)有2個(gè)橋接電容。橋接電容會(huì)帶來較大的寄生電容，也將影響電路整體的線性度與信噪比，因此應(yīng)減小橋接電容的個(gè)數(shù)。本文設(shè)計(jì)了一種新型的DAC陣列，能夠減小電路功耗與面積，減小陣列噪聲，提高ADC的有效位數(shù)與信噪比。

電路結(jié)構(gòu)如圖1所示。高6位電容MSB1～MSB6采用4－2的分段方式進(jìn)行分段，設(shè)單位電容為Cu，第MSBN位碼字電容值為CMSBN，滿足高位開關(guān)改變時(shí)變化電壓值為相鄰低位開關(guān)改變時(shí)變化電壓值的2倍，則CMSBN=2CMSBN+1。低6位電容LSB1～LSB6采用相同的4－2分段方式進(jìn)行分段，且取值與MSB各位相同，同時(shí)并接在橋接電容兩端。各碼字的電容值如表3所示。

對(duì)于橋接電容 Cs，Cs=［2n/(2n－1)］Cu［6］，其中 n 為分段低段的碼字總數(shù)，本電路分段為4－2.則本電路中n=2。

圖1 創(chuàng)新型DAC電容陣列

表3 各碼字電容值

本陣列采用頂板采樣的開關(guān)方式。電容陣列頂板與采樣開關(guān)共接，底板連接各碼字的轉(zhuǎn)換開關(guān)。轉(zhuǎn)接開關(guān)為三端口開關(guān)，其輸出端接電容陣列的底板，輸入端各接2個(gè)不同的參考電壓。對(duì)于MSB1～MSB6高六位的轉(zhuǎn)換開關(guān)，開關(guān)狀態(tài)轉(zhuǎn)換時(shí)滿足ΔV=Vref1。對(duì)于LSB1～LSB6低六位滿足ΔV=(1/26)Vref2。本創(chuàng)新電路所基于的原則為:通過改變轉(zhuǎn)換開關(guān)每次的轉(zhuǎn)換電壓，從而減少電容個(gè)數(shù)的使用以及橋接電容個(gè)數(shù)的使用。

DAC工作過程:

(1)采樣階段:采樣開關(guān)閉合，差分陣列的P陣列與N陣列分別接輸入電壓Vp與Vn，轉(zhuǎn)換開關(guān)一端接電容底板，一端接高參考電壓Vref1。如圖2(a)所示。

(2)MSB轉(zhuǎn)換階段:采樣開關(guān)打開。以MSB3開關(guān)為例，若MSB2位的比較結(jié)果為Vp＞Vn，則本次轉(zhuǎn)換時(shí)P陣列的MSB3開關(guān)將由高電平Vref1轉(zhuǎn)接地，N陣列MSB3開關(guān)不變，按MSB1至MSB6的順序依次轉(zhuǎn)換，直至6位轉(zhuǎn)換結(jié)束。如圖2(b)所示。

(3)LSB轉(zhuǎn)換階段:以LSB1開關(guān)為例，若MSB6位的比較結(jié)果為Vp＞Vn，則本次轉(zhuǎn)換時(shí)P陣列的LSB1開關(guān)將由高電平 Vref1轉(zhuǎn)接Vref2，N陣列LSB3開關(guān)不變，反之，P陣列的LSB1開關(guān)不變，N陣列的LSB1開關(guān)將由高電平Vref1轉(zhuǎn)接Vref2。如圖2(c)所示。

2.1.2 DAC 噪聲分析

噪聲是影響電路動(dòng)態(tài)性能的主要因素。電容陣列噪聲主要為采樣和量化時(shí)的熱噪聲。對(duì)于一個(gè)N位的ADC，其量化噪聲可表示為

式中:VLSB指ADC的最小量化電壓;VFS為ADC輸入信號(hào)擺幅。

熱噪聲的標(biāo)準(zhǔn)差可表示為

式中:k為玻爾茲曼常數(shù);T為絕對(duì)溫度;Ct為總采樣電容值。

為減小電路熱噪聲對(duì)電路精度的影響，熱噪聲標(biāo)準(zhǔn)差應(yīng)小于量化噪聲，即

圖2 轉(zhuǎn)換時(shí)開關(guān)狀態(tài)

根據(jù)此式可算出總電容值Ct，此電容值除以本電容陣列的單位電容個(gè)數(shù)，可以得到最小單位電容值，選擇Cu=128 fF，可以滿足設(shè)計(jì)要求。

2.1.3 DAC 功耗分析

本DAC的采樣方式為頂板采樣，此種方式比傳統(tǒng)采樣方式減少81.5%的功耗［7］。而本文的創(chuàng)新陣列在原頂板采樣的基礎(chǔ)上使功耗進(jìn)一步減小，下文將詳細(xì)分析此創(chuàng)新電容陣列DAC的功耗。

采樣階段DAC無功耗，對(duì)于轉(zhuǎn)換階段的功耗大小，設(shè)T0時(shí)刻為轉(zhuǎn)換前狀態(tài)，T1時(shí)刻為轉(zhuǎn)換后狀態(tài)。

式中:ET0→T1為T0轉(zhuǎn)換為T1的總功耗;I(t)為t時(shí)刻的電流大小。

式中:Vx為x端的電壓;Qc為電容的電量值。

將頂板采樣方式中的傳統(tǒng)方案與創(chuàng)新的方案進(jìn)行功耗對(duì)比。為便于比較，兩者均選擇兩段式，傳統(tǒng)方案選擇6－6分段，創(chuàng)新方案選擇3－3并3－3方案。如圖3所示。

圖3 兩種方案電容陣列對(duì)比示意圖

傳統(tǒng)方案功耗分析:

最高位碼字MSB1轉(zhuǎn)換過程如圖4所示，其功耗為

依次可求得MSB2～MSB6的功耗。在傳統(tǒng)方案中，MSB1～MSB6與LSB1～LSB6功耗相同，傳統(tǒng)方案總功耗為65Cu

創(chuàng)新方案功耗分析:

圖4 傳統(tǒng)方案MSB1轉(zhuǎn)換過程

圖5 創(chuàng)新方案MSB1轉(zhuǎn)換過程

對(duì)于高六位 MSB1～MSB3，最高位 MSB1如圖5所示，功耗為

MSB1～MSB3與 MSB4～MSB6功耗相同，可得MSB總功耗為10.5CuV

LSB1轉(zhuǎn)換功耗。如圖6所示。

圖6 創(chuàng)新方案LSB1轉(zhuǎn)換過程

同樣可得LSB1～LSB6各自的功耗，總功耗約為0.16Cu

將MSB1～MSB6與LSB1～LSB6功耗相加，得到新陣列總功耗為10.56CuV。因此創(chuàng)新陣列的功耗僅為傳統(tǒng)方案總功耗的16.24%。

將兩種方案所使用的Cu個(gè)數(shù)以及功耗進(jìn)行對(duì)比，如表4所示。Cu個(gè)數(shù)代表面積，可知?jiǎng)?chuàng)新方案的面積和功耗較傳統(tǒng)方案大幅減小。

表4 傳統(tǒng)方案與創(chuàng)新方案功耗對(duì)比

2.2 比較器的設(shè)計(jì)

高速低功耗SAR ADC要求比較器具高速高精度低功耗的性能，比較器的精度對(duì)整個(gè)電路的精度有較大的影響。為取得較高的精度，要求比較器的失調(diào)電壓最小化和噪聲最小化。本文選擇使用前置放大器和動(dòng)態(tài)鎖存器的結(jié)構(gòu)，前置放大器具有負(fù)指數(shù)響應(yīng)，能將較小的輸入迅速放大，動(dòng)態(tài)鎖存器具有正指數(shù)響應(yīng)，輸入較小時(shí)放大速度慢，當(dāng)輸入達(dá)到Vx，如圖7所示，能使輸出迅速達(dá)到電源電壓［8］，滿足高速要求。

圖7 預(yù)放大與鎖存器輸出曲線

輸入失調(diào)電壓是影響電路增益誤差的主要因素。為減小輸入失調(diào)電壓，可增大輸入對(duì)管的寬長(zhǎng)乘積，增大輸入管過驅(qū)動(dòng)電壓。比較器噪聲不僅影響電路線性增益，同時(shí)也影響電路的動(dòng)態(tài)特性。比較器噪聲的主要來源為動(dòng)態(tài)比較器的回饋噪聲，選擇放大級(jí)與動(dòng)態(tài)比較器級(jí)聯(lián)的方式，可以將動(dòng)態(tài)比較器回饋噪聲大幅度減小。本文比較器結(jié)構(gòu)如圖8所示。

圖8 比較器電路圖

此設(shè)計(jì)具有低失調(diào)、低噪聲、低功耗且高速的特點(diǎn)。經(jīng)過仿真，本設(shè)計(jì)比較時(shí)間為1 ns，最小分辨電壓小于1 μV，失調(diào)電壓小于 0.1 μV，滿足本 ADC 設(shè)計(jì)要求。

2.3 數(shù)字邏輯控制電路設(shè)計(jì)

本文數(shù)字邏輯電路選擇異步時(shí)序，它具有多個(gè)優(yōu)點(diǎn):比較器內(nèi)部的工作不需要外部提供高速時(shí)鐘，由內(nèi)部自己產(chǎn)生;DAC的建立由比較器控制，當(dāng)比較器結(jié)束比較時(shí)才會(huì)產(chǎn)生激勵(lì)信號(hào)促使DAC工作。

本文時(shí)序如圖9所示。外部的總時(shí)鐘信號(hào)為控制信號(hào)，當(dāng)CLK為低電平時(shí)，電路采樣，比較器的控制時(shí)鐘不產(chǎn)生波形，當(dāng)CLK為高電平時(shí)，電路進(jìn)行比較，比較器的輸出端p與n會(huì)產(chǎn)生2個(gè)相反的波形，使比較器控制時(shí)鐘產(chǎn)生時(shí)鐘信號(hào)。

圖9 比較器時(shí)序圖

比較器時(shí)鐘產(chǎn)生電路如圖10所示。本文選擇門控環(huán)形振蕩電路產(chǎn)生時(shí)鐘信號(hào)。此電路構(gòu)成簡(jiǎn)單，功耗低，易實(shí)現(xiàn)，且占用面積小。

圖10 比較器時(shí)鐘產(chǎn)生電路

時(shí)序控制電路如圖11所示。該電路由D觸發(fā)器串聯(lián)構(gòu)成，電路時(shí)鐘由時(shí)鐘產(chǎn)生電路中的Valid信號(hào)控制，比較器開始工作后時(shí)序電路開始工作，每一個(gè)觸發(fā)器控制一個(gè)碼字的轉(zhuǎn)換開關(guān)，同時(shí)電路由RN信號(hào)控制復(fù)位，當(dāng)RN為低時(shí)，電路輸出為0，整個(gè)ADC將停止工作，RN為高時(shí)，電路正常工作。

圖11 時(shí)序控制電路

經(jīng)過仿真，本數(shù)字電路采樣速率可達(dá)5 MSPS，滿足設(shè)計(jì)要求。

3 電路仿真與結(jié)果分析

本 SAR ADC 采用CSMC 0.18 μm CMOS 工藝，設(shè)計(jì)指標(biāo)為:電源電壓1.8 V，分辨率12 bits，采樣率5 MHz，輸入電壓范圍0～1.8 V。對(duì)整體電路進(jìn)行仿真，仿真分為靜態(tài)仿真與動(dòng)態(tài)性能仿真。

3.1 靜態(tài)仿真

為檢測(cè)電路的線性度，對(duì)電路進(jìn)行靜態(tài)仿真。靜態(tài)參數(shù)的主要指標(biāo)有:微分非線性(DNL)和積分非線性(INL)等。仿真結(jié)果如圖12、圖13所示。具體數(shù)值列于表5。

圖12 電路DNL仿真結(jié)果

圖13 電路INL仿真結(jié)果

表5 電路仿真結(jié)果統(tǒng)計(jì)

3.2 動(dòng)態(tài)仿真

ADC動(dòng)態(tài)參數(shù)主要有總諧波失真(THD)、信噪失真比(SNDR)無雜散動(dòng)態(tài)范圍(SFDR)和實(shí)際有效位數(shù)(ENOB)。當(dāng)采樣頻率為5 MSPS時(shí)，選擇頻率為195.3 kHz的正弦波為輸入信號(hào)，仿真結(jié)果如圖14所示。具體數(shù)值列于表5。

3.3 各項(xiàng)仿真結(jié)果統(tǒng)計(jì)與分析

圖14 電路動(dòng)態(tài)仿真結(jié)果

將電路參數(shù)以及靜態(tài)、動(dòng)態(tài)仿真結(jié)果以及功耗，品質(zhì)因數(shù)(FoM)進(jìn)行整理，如表5所示。由表5與表2對(duì)比可知，仿真結(jié)果滿足設(shè)計(jì)要求。同時(shí)，功耗為200 μW，品質(zhì)因數(shù)僅為 24.7 fJ/conversion－step，性能較好。對(duì)電路進(jìn)行5個(gè)工藝角下的仿真，如表6所示，仿真結(jié)果穩(wěn)定。

表6 工藝角仿真結(jié)果

將本文仿真結(jié)果與近五年IEEE SAR ADC論文進(jìn)行對(duì)比，如表7所示。與Liu S所著論文［9］相比，本文ENOB較差，但功耗較低，F(xiàn)oM更好;與Mao W所著論文［10］，Lin C 所著論文［11］相比，本文動(dòng)態(tài)性能更佳，品質(zhì)因數(shù)也更高;與Zhu Z所著論文［12］相比，本文品質(zhì)因數(shù)較差，但ENOB、SFDR、SNDR等幾項(xiàng)參數(shù)，本文都較高;綜合對(duì)比可知本設(shè)計(jì)性能較好，品質(zhì)因數(shù)較高。

表7 本文仿真結(jié)果與近五年論文對(duì)比

4 結(jié)束語(yǔ)

本文提出一款適用于紅外探測(cè)微測(cè)輻射熱計(jì)的SAR ADC，該ADC具有低功耗高精度以及高采樣率等特點(diǎn)。本文通過對(duì)電容陣列DAC的創(chuàng)新設(shè)計(jì)，比較器及數(shù)字電路的優(yōu)化設(shè)計(jì)，使電路達(dá)到較高的性能，滿足本課題組微測(cè)輻射熱計(jì)的片上集成ADC設(shè)計(jì)要求。