吳伙土

（廈門市合佳興電子有限公司，福建 廈門 361015）

0 引言

隨著生活水平的提高，個人隱私越來越受重視。如果個人身上物品或車輛被不法分子放置跟蹤器，將處于極度危險中。因此，本設計方案針對小型化、便攜式、低功耗以及簡單操作使用的特殊場景，采用 基 于Xilinx 的FPGA 7Z035-2FFG676I 和ADI 的Transceiver AD9365 捷變收發(fā)器為核心器件平臺，實現(xiàn)純數(shù)字化的軟件無線電干擾源。民用的GPS 信號頻率是（1 575.42±1.023）MHz，信號強度低，信號主瓣能量都集中在2.046 MHz（1 dB）帶寬內(nèi)[1-2]。所以，本設計方案配置AD9365 直接發(fā)射以1 575 MHz 為中心頻點、帶寬5 MHz 的高斯白噪聲，外面不需要增加額外射頻功率放大器器件。AD9365 的發(fā)射輸出端直接把差分信號通過寬帶巴倫轉成單端射頻發(fā)射信號，所產(chǎn)生的射頻信號頻點與GPS 一致。信號帶寬完全大于GPS的信號帶寬，這樣能完全覆蓋GPS 的能量，從而能夠對GPS 信號進行有效干擾，防止不法分子跟蹤。該方案電路具有集成度高、體積小、掩蔽性好以及功耗低等特點，并設計成電池直接供電，方便直接隨身攜帶使用。

1 AD9365 介紹

AD9365 是一款高性能高集成的射頻（RF）Agile Transceiver 捷變收發(fā)器[3]，集成射頻前端與靈活的混合信號基帶部分集為一體，內(nèi)部集成12 bit 的DAC 和ADC。射頻接口1個發(fā)射端口（1T）和1個接收端口（1R），收發(fā)頻率范圍200 MHz～2.3 GHz，射頻收發(fā)帶寬200 kHz～10 MHz，本振步進2.5 Hz，支持TDD 和FDD 模式。接收最大增益75 dB 左右，發(fā)射最大功率8 dBm 左右?；鶐?shù)據(jù)接口為LVDS 或COMS 模式。外界主控芯片通過SPI 接口直接對AD9365 內(nèi)部寄存器地址和寄存器值進行讀寫配置。

2 系統(tǒng)總體方案設計

本設計信號干擾源方案采用ADI 的捷變收發(fā)器AD9365 和Xilinx 的7Z035，系統(tǒng)總體框圖如圖1 所示。

圖1 信號干擾源系統(tǒng)框圖

圖1 中，F(xiàn)PGA 為整個系統(tǒng)的主控芯片。FPGA的PS 通過SPI 對AD9365 進行相應的參數(shù)配置，使AD9365 工作在所需要的頻點、帶寬和發(fā)射功率。FPGA 的PL 采用折線逼近方法[4]，快速產(chǎn)生高斯白噪聲序列，然后把數(shù)字基帶信號通過CMOS 數(shù)據(jù)接口模式發(fā)送給AD9365。DDR3 為系統(tǒng)運行所需的DRAM。Flash 用來存儲系統(tǒng)bin 文件[5]。用戶接口包含用戶按鈕和LED 指示燈，用來控制系統(tǒng)工作和系統(tǒng)工作狀態(tài)指示。電池和充電管理模塊中，電池通過電源管理芯片給整個系統(tǒng)提供各路所需不同電壓的供電，且用戶可以對電池充電。

3 AD9365 的配置流程

通 過ADI 的AD9361 Evaluation Software v2.1.5（64-bit）軟件，在這個GUI 上設置本方案所需要 的AD9365 工 作 參 數(shù)：Device 選 擇AD9365，RX Disabled，TX1 Enabled，REF_CLK_IN 40 MHz，Standard 選擇Custom，Tx Samping Rate 30.72 MSPS，Tx RF Bandwidth 5 MHz，TX Frequency 1 575 MHz，數(shù)據(jù)接口設置成CMOS 模式（SwapPort，Dual Port），F(xiàn)DD模 式（Dual Port，F(xiàn)ull Port），Data Rate（Double Data Rate），DATA_CLK Rate 填30.72 MHz。

由于這個GUI 工程是自己定制的1 575 MHz 頻點、5 MHz 帶寬模板，在設置數(shù)字時鐘和濾波器的選擇卡時，需要在TX Filter Response 使用Use Custom TxFIR coeffcients file[6]。這個FIR 濾波器系數(shù)文件需要在Matlab 軟件中安裝AD9361 Filter Wizard 應用程序，打開這個運用程序，設置Transmit 的FIR 濾波器參數(shù)，如圖2 所示。

圖2 Transmit 濾波器設置參數(shù)

圖2 中ADC 和DAC、Data Clock、FIR、HB1、HB2、HB3 的參數(shù)必須與上面AD9361 Evaluation Software 的GUI 中一致。然后，設計定制的5 MHz FIR濾波器，通帶起伏Apass 設為0.5 dB，阻帶衰減Astop設為80 dB，通帶帶寬Fpass 設為2.5 MHz，截至頻率設為4.5 MHz。點擊Design Filter 按鈕，自動生成FIR的響應圖。注意，F(xiàn)ilterResults中的FIR 階數(shù)是96，因為AD9365 內(nèi)部的濾波器最大階數(shù)是128 階，因此導入這個用戶定制的濾波器階數(shù)必須小于128 階，否則GUI 最終導出的生成腳本配置文件的濾波器系數(shù)是空的，以及其他配置參數(shù)丟失，導致不能正常配置AD9365。經(jīng)過反復設置試驗，圖2 中的4.5 MHz 截止頻率生成的濾波器階數(shù)96 階，比較靠近AD9365 芯片上限的128 階，這樣最終的濾波器效果會較好。點擊Coefficients to ftr 保存所設計的濾波器系數(shù)文件5M.ftr，然后把這個文件導入GUI，實際的濾波器響應如圖3所示。

設置完上述所有參數(shù)后，通過AD9361 Evaluation Software 的主頁點擊Create Init Script，導出Low Level Scripting 寄存器腳本文件。把這個寄存器配置腳本文件綜合到FPGA 工程中，F(xiàn)PGA 的PS 端通過SPI 接口通信對AD9365 進行上電初始化配置。部分寄存器值如下：

圖3 TX Filter 響應圖

4 工程驗證

FPGA 工程的PL 部分采用Verilog 語言編寫，PS 部分采用C 語言編寫。根據(jù)AD9365 的手冊和GUI的數(shù)字接口配置，F(xiàn)PGA 的PS 端通過SPI 接口連接AD9365，對AD9365 進行初始化配置并回讀校驗是否配置正常，F(xiàn)PGA 的PL 端口將高斯白噪聲數(shù)字信號通過CMOS 模式輸入到AD9365 的P0 端口。

4.1 發(fā)射單音測試

首先驗證AD9365 芯片單音發(fā)射的性能是否正常。通過SPI 接口直接對AD9365 的寄存器地址和值進行配置0x3F4=0xd3。該寄存器地址的功能是芯片內(nèi)部發(fā)射單音信號輸出到頻譜儀，觀察發(fā)射的射頻通路是否正常，正確頻率為1 575 MHz。把AD9365 的TX 接口連接到頻譜儀，輸出結果如圖4 所示。在頻譜圖中可以看到，AD9365 發(fā)射狀態(tài)正常。

圖4 TX 發(fā)射單音信號頻譜

4.2 整機產(chǎn)生寬帶干擾信號測試

測試FPGA 自身產(chǎn)生的高斯白噪聲信號，經(jīng)過AD9365 內(nèi)部FIR 濾波器和上變后輸出。AD9365 的發(fā)射端口連接頻譜儀。從圖5 頻譜儀界面觀察到，AD9365 的發(fā)射端中心頻點是1 575 MHz，帶寬是5 MHz，幅度-45 dBm，與程序預先設計一致，符合設計要求。

圖5 實際發(fā)射信號頻譜

5 結論

本文介紹了基于Xilinx FPGA+AD9365 的信號干擾源平臺的設計與實現(xiàn)，詳述了如何使用ADI 的AD9361 Evaluation Software v2.1.5（64-bit）的GUI軟件配置AD9365，并導出配置參數(shù)腳本文件，以及在Matlab 軟件中調(diào)用AD9361 Filter Wizard 應用程序，設計用戶自己定制所需帶寬的FIR 濾波器。最后，工程測試驗證平臺性能，達到了預期的設計效果。本設計方案通過使用AD9365 集成射頻收發(fā)器替代傳統(tǒng)分立元件方案，大大減小了整個系統(tǒng)的體積，明顯縮短了硬件開發(fā)和調(diào)試周期，整體成本具有一定優(yōu)勢。后期市場拓展應用中，該硬件方案使用射頻0～6 GHz 全帶寬巴倫直接輸出，屬于捷變收發(fā)器AD9365 全帶寬一收一發(fā)軟件無線電平臺，目前只用到AD9365 的發(fā)射功能，保留了接收功能。根據(jù)該平臺硬件支持收發(fā)頻點范圍是200 MHz～2.3 GHz，最大可傳輸信號帶寬是10 MHz。只需要更新軟件工程升級，不需要更改硬件平臺，并可以開發(fā)運用成其他產(chǎn)品，如自組電臺、無線圖傳、補點器以及各種不同頻點不同帶寬的干擾源等。