韓金亮，張躍軍?，溫 亮，張會(huì)紅

1) 寧波大學(xué)信息科學(xué)與工程學(xué)院，寧波 315211 2) 中國(guó)人民武裝警察部隊(duì)海警學(xué)院電子技術(shù)系，寧波 315211

高性能的加法器對(duì)數(shù)字電路系統(tǒng)性能提升具有至關(guān)重要的作用[1?3]. 根據(jù)輸出信號(hào)的閾值損失情況，全加器可分為非全擺幅和全擺幅兩大類型.非全擺幅全加器包括：靜態(tài)能量回收全加器（Static energy recovery full adder, SERF）[4]、10T[5]、8T[6]等.此類全加器通過(guò)減少電路晶體管數(shù)目的方法來(lái)提升電路速度、降低功耗，但是往往會(huì)造成電路輸出不能達(dá)到全擺幅、驅(qū)動(dòng)能力下降. 全擺幅全加器包括：互補(bǔ)CMOS全加器、傳輸函數(shù)全加器（Transmission function full adder, TFA）、傳輸門全加器（Transmission gate full adder, TGA）、互補(bǔ)式傳輸 管 邏 輯 全 加 器 （Complementary pass transistor logic full adder, CPL）[7?9]. 互補(bǔ) CMOS 全加器具有完整PMOS、NMOS鏈的優(yōu)點(diǎn)，門的上/下拉網(wǎng)絡(luò)為對(duì)偶結(jié)構(gòu)，具有良好的驅(qū)動(dòng)能力和全擺幅輸出. 但是互補(bǔ)CMOS全加器需要28個(gè)晶體管，晶體管數(shù)量較多導(dǎo)致電路面積較大、關(guān)鍵路徑較長(zhǎng)導(dǎo)致電路速度降低. TFA采用兩個(gè)異或電路和2選1數(shù)據(jù)選擇器的結(jié)構(gòu)，由16個(gè)晶體管組成. 因此TFA減少晶體管數(shù)量和輸入電容，具有速度快和功耗低的特點(diǎn)，但由于驅(qū)動(dòng)能力弱導(dǎo)致TFA在大扇出或者級(jí)聯(lián)時(shí)性能顯著下降. TGA由20個(gè)晶體管組成，其關(guān)鍵路徑包括4個(gè)晶體管. 由于TGA單元的輸入耦合到輸出，因此缺乏驅(qū)動(dòng)能力，在級(jí)聯(lián)時(shí)需要通過(guò)緩沖器改善驅(qū)動(dòng)能力[10]. CPL采用多個(gè)NMOS管的方式實(shí)現(xiàn)，其中4個(gè)PMOS管形成上拉網(wǎng)絡(luò)恢復(fù)輸出電平. 由于使用大量的NMOS管，CPL具有更快的速度，但內(nèi)部切換節(jié)點(diǎn)過(guò)多，導(dǎo)致電路的動(dòng)態(tài)功耗過(guò)大. 近幾年來(lái)，研究人員陸續(xù)提出各種采用不同器件工藝設(shè)計(jì)的全加器，例如量子元胞自動(dòng)機(jī)（Quantum-dot cellular automata, QCA）全加器[11]，門擴(kuò)散輸入邏輯（Gate diffusion input, GDI）全加器[12]，超薄體絕緣體上硅（Ultra-thin-body silicon-on-insulator, UTBSOI） 全加器[13]等. 相對(duì)于發(fā)展成熟的CMOS工藝，新型的器件工藝成本昂貴且處于開(kāi)發(fā)階段. 因此，CMOS工藝仍然是全加器電路應(yīng)用中的主流工藝.傳統(tǒng)全加器在設(shè)計(jì)上采用不同的設(shè)計(jì)風(fēng)格和傳輸邏輯來(lái)達(dá)到全擺幅輸出. 這些設(shè)計(jì)各有優(yōu)缺點(diǎn)，因此高性能全加器設(shè)計(jì)應(yīng)綜合考慮輸出擺幅、驅(qū)動(dòng)能力、延時(shí)與功耗等.

鑒此，通過(guò)對(duì)不同邏輯補(bǔ)償閾值損失的異或/同或（XOR/XNOR）電路研究，分析 3T XOR/XNOR[14]電路中存在的閾值損失，本文提出一種無(wú)閾值損失的擺幅恢復(fù)7T XOR/XNOR電路. 然后，設(shè)計(jì)求和與進(jìn)位電路，使用異或/同或電路產(chǎn)生的互補(bǔ)輸出作為求和與進(jìn)位電路的驅(qū)動(dòng)信號(hào). 最后，實(shí)現(xiàn)具有擺幅恢復(fù)傳輸管邏輯的高性能全加器.

1 XOR/XNOR 的閾值損失建模與分析

1.1 3T XOR/XNOR 電路分析

異或/同或電路是高性能全加器設(shè)計(jì)的關(guān)鍵[15?18]，設(shè)計(jì)低硬件開(kāi)銷、無(wú)閾值損失的電路具有十分重要的意義. 本文以采用傳輸管邏輯的3T XOR/XNOR電路為例進(jìn)行分析，如圖1（a）所示. 此電路具有較快的速度，但輸出存在閾值損失，且電路中存在直流通路. 當(dāng)輸入AB=00時(shí)，P1和P2同時(shí)導(dǎo)通，輸出端負(fù)載電容CL放電，由于PMOS晶體管的柵極與漏極之間存在閾值損失VTP，負(fù)載電容CL只能下拉至∣VTP∣，輸出端XOR為∣VTP∣的弱‘0’信號(hào)，如圖 1（c）所示；當(dāng)輸入AB=01時(shí)，P3和 N2同時(shí)導(dǎo)通. 此時(shí)存在P3至N2的直流通路，產(chǎn)生較大的直流功耗；當(dāng)輸入AB=10時(shí)，P1和N1同時(shí)導(dǎo)通，此時(shí)存在P1至N1的直流通路；當(dāng)輸入AB=11時(shí)，N2，N3管晶體管導(dǎo)通，VDD對(duì)輸出端負(fù)載電容CL充電，由于NMOS晶體管的柵極與漏極之間存在閾值損失VTN，負(fù)載電容CL只能上拉至VDD-VTN，輸出端 XNOR 為VDD-VTN的弱‘1’信號(hào)，如圖 1（b）所示.

圖1 3T XOR/XNOR 電路和傳輸管傳輸狀態(tài)分析. （a）異或/同或電路；（b）NMOS 高電平傳輸狀態(tài)；（c）PMOS 低電平傳輸狀態(tài)Fig.1 3T XOR/XNOR circuit and the transition analysis by pass transistor:(a) XOR/XNOR circuit; (b) logic “1” transition by NMOS; (c)logic “0” transition by PMOS

1.2 改進(jìn)型 XOR/XNOR 電路建模與分析

針對(duì)3T XOR/XNOR電路存在直流通路的問(wèn)題，采用增加串聯(lián)NMOS/PMOS管的方法消除電路中的直流通路，如圖 2（a）所示. 當(dāng)AB=11時(shí)，N1和N2同時(shí)導(dǎo)通將XOR信號(hào)下拉至低電平. 當(dāng)AB=00時(shí)，P3和P4同時(shí)導(dǎo)通將XNOR信號(hào)上拉至高電平. 電路中不存在直流通路，降低了功耗.

圖2 改進(jìn)型異或/同或電路與 RC 模型. （a）改進(jìn)型異或/同或電路；（b）AB=11 異或電路 RC 模型；（c）AB=00 同或電路 RC 模型Fig.2 Improved XOR/XNOR circuit and RC model:(a) improved XOR/XNOR circuit; (b) RC model of XOR circuit forAB=11; (c) RC model of XNOR circuit forAB=00

在改進(jìn)型異或/同或電路基礎(chǔ)上構(gòu)建其電阻-電容（Resistor-capacitance, RC）模型. 當(dāng)輸入AB=11和AB=00時(shí)，異或電路和同或電路的RC模型如圖 2（b）和（c）所示. 當(dāng)電路工作在異或模式時(shí)，兩個(gè)串聯(lián)NMOS管（N1和N2）共享同一個(gè)襯底，與輸出節(jié)點(diǎn)相鄰的N1管存在體效應(yīng). 因此連接至N1的輸入具有更高的閾值電壓和更大的寄生電容，導(dǎo)致不同輸入端的寄生延時(shí)存在差異. 分析當(dāng)輸入AB=10向輸入AB=11跳變的情形.R為單位NMOS晶體管的等效電阻，KPX、KNX為PMOS和NMOS管的單位寬度，Cd為晶體管的擴(kuò)散電容. 根據(jù)圖2（b）可以得到節(jié)點(diǎn)電容CXOR和CX的表達(dá)式，

當(dāng)AB從10到11跳變時(shí)，由于節(jié)點(diǎn)X處的電壓為VDD-VTN，結(jié)合圖 2（b）和 Naseri與 Timarchi[19]延時(shí)公式可得Td,AB=10→11的表達(dá)式，

當(dāng)AB從01向11跳變時(shí)，由于節(jié)點(diǎn)X處的電壓為0，不需要電荷傳送到節(jié)點(diǎn)X. 可得Td,AB=01→11的表達(dá)式，

2 擺幅恢復(fù) 7T XOR/XNOR 電路設(shè)計(jì)

2.1 7T XOR/XNOR 電路工作原理

通過(guò)對(duì)上述閾值損失和電路延時(shí)的分析，在改進(jìn)型異或/同或電路的基礎(chǔ)上，利用補(bǔ)償電路閾值損失的方式，提出具有擺幅恢復(fù)的7T XOR/XNOR電路，如圖3所示. 為了平衡上述Elmore延時(shí)差使電路達(dá)到最優(yōu)性能，在異或電路設(shè)計(jì)中，輸入信號(hào)A連接到內(nèi)層晶體管N2，采用柵極接的NMOS管彌補(bǔ)XOR信號(hào)的閾值損失，并將輸入信號(hào)B連接到N3的擴(kuò)散區(qū). 同理，在同或電路中將輸入信號(hào)B連接到內(nèi)層晶體管P2，采用柵極接的PMOS管彌補(bǔ)XNOR信號(hào)的閾值損失，并將輸入信號(hào)A連接到P3的擴(kuò)散區(qū). 所設(shè)計(jì)的異或/同或電路包括三個(gè)區(qū)域：傳輸管邏輯區(qū)域、靜態(tài)CMOS區(qū)域和擺幅恢復(fù)區(qū)域. N4、N5、P4、P5構(gòu)成快速傳輸管電路，P1和P2為上拉網(wǎng)絡(luò)，N1和N2為下拉網(wǎng)絡(luò)，P3和N3為閾值補(bǔ)償晶體管組成擺幅恢復(fù)電路.

圖3 擺幅恢復(fù) 7T XOR/XNOR 電路Fig.3 Swing recovery 7T XOR/XNOR circuit

當(dāng)輸入AB=00時(shí)，P1、P2串聯(lián)上拉網(wǎng)絡(luò)使得XNOR 信號(hào)強(qiáng)‘1’輸出. P4、P5 管僅能傳輸電位為∣VTP∣的弱‘0’信號(hào)，N3 晶體管作強(qiáng)‘0’補(bǔ)充使得XOR信號(hào)強(qiáng)‘0’輸出；當(dāng)輸入AB=01和AB=10時(shí)，由 N4、N5、P4和 P5使得 XOR，XNOR信號(hào)強(qiáng)‘1’和強(qiáng)‘0’輸出；當(dāng)輸入AB=11時(shí)，N1、N2串聯(lián)下拉網(wǎng)絡(luò)使得 XOR 信號(hào)強(qiáng)‘0’輸出. N4、N5管僅能傳輸電位為VDD-VTN的弱‘1’信號(hào)，P3 晶體管作強(qiáng)‘1’補(bǔ)充使得XNOR信號(hào)強(qiáng)‘1’輸出，彌補(bǔ)N4、N5管傳輸高電平時(shí)的不足.

2.2 閾值補(bǔ)償情況分析

通過(guò)4中的仿真環(huán)境對(duì)所設(shè)計(jì)的7T XOR/XNOR與3T XOR/XNOR電路進(jìn)行仿真對(duì)比分析閾值補(bǔ)償情況. 圖 4為在 1.2 V 電壓下 3T XOR/XNOR電路與7T XOR/XNOR電路輸出電平對(duì)比圖. 如上文分析，對(duì)于輸入AB=00，由于PMOS管傳輸?shù)碗娖酱嬖陂撝祿p失，3T XOR電路中輸出信號(hào)不能達(dá)到全擺幅，輸出XOR僅能達(dá)到∣VTP∣≈0.36 V 的弱‘0’信號(hào)，如圖 4（a）所示. 同樣，對(duì)于輸入AB=11，由于NMOS管傳輸高電平存在閾值損失，3T XNOR電路中輸出信號(hào)不能達(dá)到全擺幅，輸出XNOR僅能達(dá)到VDD-VTN≈0.89 V的弱‘1’信號(hào)，如圖 4（b）所示. 對(duì)于擺幅恢復(fù) 7T XOR/XNOR 電路，當(dāng)輸入AB=00時(shí)，N3管作為強(qiáng)‘0’補(bǔ)充使輸出XOR達(dá)到全擺幅；當(dāng)輸入AB=11時(shí)，P3管作為強(qiáng)‘1’補(bǔ)充使輸出XNOR達(dá)到全擺幅.

圖4 異或/同或電路輸出電平對(duì)比. （a） XOR；（b） XNORFig.4 Comparison of XOR/XNOR circuit output levels:(a) XOR; (b)XNOR

3 擺幅恢復(fù) SRPL-26T 全加器電路設(shè)計(jì)

3.1 SRPL-26T 全加器結(jié)構(gòu)框圖

在全加器中，A和B為加數(shù)，CI為進(jìn)位輸入，Sum為和，Cout為進(jìn)位輸出. 通過(guò)對(duì)全加器邏輯表達(dá)式的推導(dǎo)，可以獲得表達(dá)式（6）和（7）.

⊕為異或運(yùn)算符. 由表達(dá)式（6）和（7），可以將全加器分為3個(gè)部分：異或/同或電路，求和電路，進(jìn)位電路. 其中異或/同或電路可以產(chǎn)生同步的XOR，XNOR信號(hào)，作為求和電路和進(jìn)位電路的驅(qū)動(dòng)信號(hào)，如圖5所示.

圖5 全加器結(jié)構(gòu)框圖Fig.5 Full adder block diagram

3.2 求和電路與進(jìn)位電路設(shè)計(jì)

通過(guò)對(duì)上述異或/同或電路以及全加器結(jié)構(gòu)的分析，列出求和電路與進(jìn)位電路，如圖6所示.圖6（a）為采用傳輸管邏輯和傳輸門邏輯的4T XOR[20]求和電路，異或/同或電路產(chǎn)生的互補(bǔ)輸出信號(hào)作為傳輸門的柵極輸入. 當(dāng)傳輸門關(guān)斷時(shí)，由 P2 和 N2 分別傳輸強(qiáng)‘1’和強(qiáng)‘0’信號(hào)，使輸出Sum達(dá)到全擺幅；當(dāng)傳輸門導(dǎo)通時(shí)，由于P2傳輸?shù)碗娖酱嬖陂撝祿p失，N2傳輸高電平存在閾值損失，傳輸門作為強(qiáng)‘1’和強(qiáng)‘0’補(bǔ)充彌補(bǔ)閾值損失，因此輸出Sum能達(dá)到全擺幅. 該電路輸出無(wú)閾值損失且晶體管數(shù)量較少，具有較低的硬件開(kāi)銷.圖6（b）為使用傳輸門邏輯實(shí)現(xiàn)的進(jìn)位電路[21]，輸出無(wú)閾值損失，但由于輸出節(jié)點(diǎn)使用傳輸門，因此不適用于大負(fù)載電路. 通過(guò)式（5）分析，對(duì)輸入信號(hào)與輸出信號(hào)同時(shí)取反，在輸出節(jié)點(diǎn)處接反相器同樣可得到正確的邏輯功能. 圖6（c）為改進(jìn)的具有一定驅(qū)動(dòng)能力的進(jìn)位電路，在輸出節(jié)點(diǎn)處使用反向器以增加驅(qū)動(dòng)能力.

3.3 SRPL-26T 全加器電路及工作原理

圖6 求和電路與進(jìn)位電路. （a）基于傳輸門的 4T XOR 求和電路；（b）基于傳輸門的進(jìn)位電路；（c）改進(jìn)的傳輸門進(jìn)位電路Fig.6 Sum circuit and carry circuit:(a) 4T XOR sum circuit based on transmission gate; (b) carry circuit based on transmission gate; (c) improved carry circuit based on transmission gate

圖7 SRPL-26T 全加器電路Fig.7 SRPL-26T full adder circuit

SRPL-26T全加器電路結(jié)構(gòu)如圖7所示，由18個(gè)晶體管和4個(gè)反相器組成，包括異或/同或電路、求和電路、進(jìn)位電路. 異或/同或電路產(chǎn)生同步的XOR和XNOR信號(hào)，作為求和電路與進(jìn)位電路的驅(qū)動(dòng)信號(hào). 求和電路采用了由傳輸門與傳輸管邏輯組成的4T XOR電路，異或/同或電路產(chǎn)生的互補(bǔ)信號(hào)作為傳輸門的柵極輸入信號(hào). 進(jìn)位電路采用改進(jìn)的基于傳輸門的數(shù)據(jù)選擇器，輸出節(jié)點(diǎn)連接反相器，以提高進(jìn)位輸出信號(hào)Cout的驅(qū)動(dòng)能力.

當(dāng)輸入AB=00時(shí)，XOR信號(hào)輸出為0，XNOR信號(hào)輸出為1. 若輸入信號(hào)CI為0，P7導(dǎo)通將源極輸入信號(hào)XOR傳輸至輸出端. 由于PMOS管傳輸?shù)碗娖酱嬖陂撝祿p失，輸出Sum達(dá)不到全擺幅，與此同時(shí)P6和N6組成的傳輸門導(dǎo)通彌補(bǔ)閾值損失，因此輸出信號(hào)Sum能達(dá)到強(qiáng)‘0’輸出. 進(jìn)位電路中P8和N8組成的傳輸門導(dǎo)通將輸入信號(hào)傳輸至節(jié)點(diǎn)經(jīng)由反相器達(dá)到輸出端，因此輸出信號(hào) Cout能達(dá)到強(qiáng)‘0’輸出. 若輸入 CI為 1，N7 導(dǎo)通將源極輸入信號(hào)XNOR傳輸至輸出端. 由于NMOS管傳輸高電平存在閾值損失，輸出Sum達(dá)不到全擺幅，與此同時(shí)P6和N6組成的傳輸門導(dǎo)通彌補(bǔ)閾值損失，因此輸出信號(hào)Sum能達(dá)到強(qiáng)‘1’輸出. 此時(shí)輸出信號(hào) Sum 為 1，Cout為 0. 同理，當(dāng)輸入AB=11時(shí)，XOR信號(hào)輸出為0，XNOR信號(hào)輸出為1. 若輸入信號(hào)CI為0，則輸出信號(hào)Sum為0，Cout為1. 若輸入信號(hào)CI為1，則輸出信號(hào)Sum為1，Cout為1.

當(dāng)輸入AB=01時(shí)，XOR信號(hào)輸出為1，XNOR信號(hào)輸出為0. 若輸入CI為0，P7導(dǎo)通將源極輸入信號(hào)XOR傳輸至輸出端，輸出信號(hào)Sum能達(dá)到強(qiáng)‘1’輸出. 與此同時(shí)進(jìn)位電路中P9和N9組成的傳輸門導(dǎo)通將輸入信號(hào)傳 輸至輸出節(jié)點(diǎn)經(jīng)由反相器達(dá)到輸出端，因此輸出信號(hào)Cout能達(dá)到強(qiáng)‘0’輸出. 若輸入信號(hào) CI為 1，N7 導(dǎo)通將輸入信號(hào)XNOR傳輸至輸出端，輸出無(wú)閾值損失. 此時(shí)輸出信號(hào)Sum為0，Cout為1. 同理，當(dāng)輸入AB=10時(shí)，若輸入CI為0，此時(shí)輸出信號(hào)Sum為1，Cout為0；若輸入CI為1，此時(shí)輸出信號(hào)Sum為0，Cout為1.SRPL-26T全加器電路具有全擺幅輸出和良好的驅(qū)動(dòng)能力. 采用全定制方法在TSMC 65 nm工藝下使用Cadence Virtuoso工具繪制SRPL-26T全加器電路的版圖，僅采用兩層金屬線布局，如圖8所示，版圖面積為 17.78 μm2.

4 實(shí)驗(yàn)結(jié)果與分析

在 TSMC 65 nm工藝下，本文使用 HSPICE軟件對(duì)所設(shè)計(jì)的電路進(jìn)行仿真驗(yàn)證. 輸入信號(hào)為包含所有跳變情況的隨機(jī)數(shù)（其最大工作頻率為1 GHz），電源電壓為 1.2 V，延時(shí)為輸入電壓電平50%到輸出電壓電平50%的時(shí)間，功耗為電路的平均功耗，功耗延時(shí)積為電路的平均功耗與最大延時(shí)的乘積，輸出負(fù)載為FO1-FO32[19]的反相器.在與相關(guān)文獻(xiàn)比較時(shí)，采用相同的測(cè)試環(huán)境，且均將晶體管尺寸調(diào)節(jié)到最優(yōu)尺寸，確保比較的準(zhǔn)確性與公平性.

4.1 XOR/XNOR 電路實(shí)驗(yàn)結(jié)果分析

圖8 SRPL-26T 全加器電路全定制版圖Fig.8 SRPL-26T full adder circuit layout

圖9 擺幅恢復(fù) 7T XOR/XNOR 電路仿真結(jié)果. （a）仿真波形圖；（b）不同負(fù)載下 PDP 對(duì)比Fig.9 Swing recovery of 7T XOR/XNOR circuit:(a) simulation waveform; (b) PDP results under different load conditions

在上述實(shí)驗(yàn)條件下對(duì)異或/同或電路進(jìn)行仿真分析，實(shí)驗(yàn)結(jié)果如圖9所示. 圖9（a）為擺幅恢復(fù)7T XOR/XNOR電路仿真波形圖. 對(duì)于不同的輸入和跳變組合，XOR和XNOR信號(hào)均能達(dá)到全擺幅輸出. 為了更好的評(píng)估電路性能，也對(duì)比分析了不同負(fù)載下異或/同或電路的性能. 圖9（b）為在不同負(fù)載下異或/同或電路功耗延時(shí)積（Power-delay product, PDP）對(duì)比. 擺幅恢復(fù) 7T XOR/XNOR 電路有對(duì)稱的上拉和下拉網(wǎng)絡(luò)，能提供良好的驅(qū)動(dòng)能力，當(dāng)負(fù)載在FO1-FO8變化時(shí)，能保持最小的PDP. 可以預(yù)測(cè)當(dāng)負(fù)載繼續(xù)加大時(shí)，電路仍能保持最小的PDP. 異或/同或電路在電壓為1.2 V時(shí)的仿真結(jié)果如表1所示. 從仿真結(jié)果分析得出，文獻(xiàn)[21]采用的反饋式異或/同或電路具有最小的平均功耗，但由于其上拉能力不足導(dǎo)致延時(shí)最大. 文獻(xiàn)[20]采用的交叉耦合上拉式異或/同或電路由于其內(nèi)部翻轉(zhuǎn)節(jié)點(diǎn)過(guò)多且存在直流通路導(dǎo)致功耗過(guò)大. 本文提出的擺幅恢復(fù)7T XOR/XNOR電路具有最小的延時(shí)，延時(shí)可減少7.8%～50.6%，PDP可減少23.8%～43.9%.

4.2 全加器電路實(shí)驗(yàn)結(jié)果分析

為了模擬真實(shí)的測(cè)試環(huán)境和更好的比較全加器電路性能，對(duì)全擺幅全加器在不同電壓與不同負(fù)載下進(jìn)行仿真分析. 分別比較了全擺幅全加器在0.7～1.4 V供電電壓下的功耗、延時(shí)和PDP，如圖 10（a）、10（b）、10（c）所示. 通過(guò)對(duì)仿真數(shù)據(jù)分析得到，由于CPL采用了大量的NMOS管使其在速度上有明顯優(yōu)勢(shì)，但CPL在電壓變化范圍內(nèi)具有最大的功耗，導(dǎo)致其PDP最大. 14T全加器在電壓低于1 V時(shí)輸出達(dá)不到供電電壓的50%. 隨著電壓的減少，14T全加器的延時(shí)與其它全加器相比逐漸增大. 本文提出的全加器在電壓變化范圍內(nèi)具有最小的延時(shí)和PDP. 隨著電源電壓降低，PDP逐漸趨于平緩，在1.1～1.2 V電壓下達(dá)到最小PDP.圖10（d）為在不同負(fù)載下全擺幅全加器的PDP對(duì)比. 在FO4-FO32的不同的負(fù)載下，SRPL-26T全加器與其它結(jié)構(gòu)相比具有最小的PDP. 隨著負(fù)載逐漸增加，本文提出的全加器的PDP保持最小的增幅.

表1 擺幅恢復(fù) 7T XOR/XNOR 電路與相關(guān)文獻(xiàn)比較結(jié)果Table 1 7T XOR/XNOR circuit and comparison results of related literature

圖10 不同電壓與不同負(fù)載下全加器電路仿真結(jié)果. （a）不同電壓下全加器電路功耗對(duì)比；（b）不同電壓下全加器電路延時(shí)對(duì)比；（c）不同電壓下全加器電路PDP對(duì)比；（d）不同負(fù)載下全加器電路PDP對(duì)比Fig.10 Simulation results of full adder circuit under different voltages and loads:(a) power results for different voltages; (b) delay results for different voltages; (c) PDP results for different voltages; (d) PDP results under different load conditions

全加器電路在1.2 V電壓，負(fù)載為FO4時(shí)的仿真結(jié)果如表2所示. 與其他電路相比，SERF和10T全加器使用了較少的晶體管具有最小的功耗與面積，但輸出存在閾值損失達(dá)不到全擺幅，在負(fù)載較大時(shí)延時(shí)顯著增加. 在全擺幅全加器中14T全加器的面積最小，但其沒(méi)有良好的驅(qū)動(dòng)能力導(dǎo)致延時(shí)較大，在設(shè)計(jì)時(shí)需要仔細(xì)優(yōu)化反饋晶體管的尺寸. TGA全加器的晶體管數(shù)量較少，但它的面積只比CMOS略小，因?yàn)門GA需要更大的晶體管尺寸以實(shí)現(xiàn)最小PDP. CPL使用了最多的晶體管，功耗最大，其不規(guī)則的排列導(dǎo)致布局的復(fù)雜性增加，面積最大. TFA與Hybrid全加器的晶體管數(shù)量相同，但后者面積更大. 因?yàn)镠ybrid的延時(shí)改善是以增大晶體管尺寸為代價(jià)的，導(dǎo)致其面積增加. 本文提出的全加器具有最小的延時(shí)和PDP，與CPL、TFA、Hybrid等結(jié)構(gòu)相比，延時(shí)分別減少10.7%、14.4%、13.7%以上. 本文提出的全加器的布局更加規(guī)整，其面積比CMOS略大，因?yàn)樾枰~外的金屬線連接互補(bǔ)輸入導(dǎo)致布局復(fù)雜性增加.與常規(guī)全加器相比，提出的全加器以較低的面積開(kāi)銷為代價(jià)提升性能，且具有低硬件開(kāi)銷特性.

表2 全加器電路與相關(guān)文獻(xiàn)比較結(jié)果Table 2 Full adder circuit and related literature comparison results

5 結(jié)論

通過(guò)對(duì)3T XOR/XNOR電路的閾值損失機(jī)理與電路特性分析，在改進(jìn)型異或/同或電路的Elmore延時(shí)分析基礎(chǔ)上結(jié)合擺幅恢復(fù)邏輯提出擺幅恢復(fù)7T XOR/XNOR電路. 使用增加閾值補(bǔ)償晶體管的方式彌補(bǔ)電路的閾值損失使電路輸出達(dá)到全擺幅. 實(shí)驗(yàn)結(jié)果表明，所設(shè)計(jì)的7T XOR/XNOR電路具有全擺幅輸出，且與相關(guān)文獻(xiàn)相比具有更快的速度和更好的驅(qū)動(dòng)能力. 并結(jié)合4T XOR快速求和電路與改進(jìn)的傳輸門進(jìn)位電路實(shí)現(xiàn)高性能全加器. 實(shí)驗(yàn)結(jié)果表明，在0.7～1.4 V電壓變化范圍內(nèi)提出的全加器電路與文獻(xiàn)相比具有最小的延時(shí)和PDP，且在不同負(fù)載下也表現(xiàn)出良好的性能. 由于采用擺幅恢復(fù)邏輯，電路設(shè)計(jì)中引入反向輸入，增加電路面積. 提出的全加器電路以較小的面積增加提升電路性能，仍然具有低開(kāi)銷特性. 利用擺幅恢復(fù)邏輯實(shí)現(xiàn)電路低延時(shí)與全擺幅輸出的設(shè)計(jì)思想，可以進(jìn)一步應(yīng)用到其它邏輯電路的設(shè)計(jì)中，從而推動(dòng)擺幅恢復(fù)邏輯電路的實(shí)用化進(jìn)程.