賀 琪，顧 祥，紀(jì)旭明，李金航，趙曉松

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無錫214035）

1 引 言

絕緣層上硅（Semiconductor on Insulator, SOI）技術(shù)的發(fā)展一直以抗輻射加固的軍事和空間應(yīng)用為背景，其主要原因是SOI 技術(shù)能夠?qū)崿F(xiàn)器件的全介質(zhì)隔離，消除體硅CMOS 電路的寄生NPNP 通道，具有良好的抗閂鎖效應(yīng)和抗瞬時(shí)輻射效應(yīng)的能力[1-3]。但由于其較薄的硅膜厚度以及掩埋氧化層（Buried Oxide, BOX）的存在，導(dǎo)致SOI 器件的總劑量輻射效應(yīng)加劇，器件性能退化嚴(yán)重，進(jìn)而導(dǎo)致集成電路系統(tǒng)性能的退化[4-5]。SOI 器件的抗輻射性能主要由柵氧化層、場(chǎng)氧化層、埋氧化層以及SOI 硅膜厚度等因素決定，器件對(duì)這些影響因素的輻射敏感性可以通過測(cè)量電路和器件的電特性來研究。在此主要研究SOI 材料硅膜厚度對(duì)晶體管前柵閾值、背柵閾值以及輻射前后漏電流的影響規(guī)律。在所選用的工藝條件下，確定SOI 材料硅膜的厚度、NMOS 管初始背柵閾值電壓及單元控制電路的抗總劑量輻射能力。

2 實(shí)驗(yàn)步驟

在研究中選用的SIMOX SOI 襯底材料頂層硅厚度中心值為205 nm，掩埋氧化層厚度中心值為375nm。在測(cè)試芯片中加入了用于單元控制電路開發(fā)的SOI CMOS 晶體管測(cè)試評(píng)估結(jié)構(gòu)。0.8 μm SOI CMOS 工藝具有N+摻雜多晶硅柵，柵氧化層厚度為17.5nm，被場(chǎng)氧化物和掩埋氧化物隔離。NMOSFET和PMOSFET 均采用輕摻雜漏（Lightly Doped Drain,LDD 和Halo 注入技術(shù)。典型的MOS 晶體管結(jié)構(gòu)如圖1 所示。

圖1 典型SOI MOS 晶體管結(jié)構(gòu)剖面圖

SOI 材料的初始硅膜厚度由材料供應(yīng)商提供，通常不同批次圓片厚度范圍在190nm~210nm 之間波動(dòng)。挑選 190 nm、195 nm、200 nm、205 nm、210 nm硅膜厚度的材料片共5 檔，進(jìn)行同批次流片。出片后得到SOI MOS 管和單元控制電路樣品。用S4200參數(shù)分析儀測(cè)量晶體管的初始電特性，主要測(cè)量器件前柵和背柵的開啟電壓，同時(shí)用J750 測(cè)試儀測(cè)量單元控制電路的靜態(tài)電流。

表1 列出了SOI 材料片的硅膜厚度、晶體管前背柵極的閾值電壓和電路靜態(tài)電流。前柵極和背柵極的閾值電壓根據(jù)硅膜厚度而變化的趨勢(shì)可由圖2呈現(xiàn)?？梢?，晶體管前柵極和背柵極的閾值電壓隨著硅膜厚度的增加而增加，電路的靜態(tài)電流基本在700~800μA 的水平，無明顯差異。

表1 不同硅膜厚度下晶體管Vth 和靜態(tài)電流

圖2 硅膜厚度-閾值電壓趨勢(shì)圖

隨后將器件和電路樣品放置在60Co 輻射環(huán)境下，同時(shí)對(duì)器件施加最惡劣偏置。NMOS 器件通常在傳輸門偏置下最為惡劣[6-7]，具體偏置條件如表2 所示。累積150krad(Si)的總劑量輻射后再次測(cè)量器件和電路的特性，NMOS 和PMOS 晶體管的前柵極閾值電壓漂移量均小于300mV。由于NMOSFET 輻射引起的背柵開啟電壓變小、漏電增大，而PMOSFET剛好相反，在輻射后器件背柵開啟電壓變大、漏電降低，因此應(yīng)重點(diǎn)研究NMOSFET 器件輻射后的器件前柵和背柵特性的變化對(duì)電路靜態(tài)電流的影響。

表2 晶體管的輻照偏置條件參數(shù)

圖3、圖4 給出了使用不同硅膜SOI 材料的10 μm/0.8μm（W/L）NMOS 晶體管在最劣偏置下的輻射效應(yīng)。輻射引起的晶體管背柵極閾值電壓漂移量均為約18V。圖5 給出了典型的VBG-ID曲線。但對(duì)于初始閾值電壓不同的樣品，150krad(Si)輻照后，NMOS晶體管背柵極的閾值電壓各有不同，分別為1V、2V、4V、6V、10V。當(dāng)NMOS 晶體管背柵極閾值電壓小于5V 時(shí)，電路靜態(tài)電流將陡增并超出規(guī)范值。

圖3 不同硅膜厚度下背柵極Vth 漂移

圖4 不同硅膜厚度下前柵極Vth 漂移

圖5 不同輻射劑量下典型背柵極VBG-ID 曲線

圖6 顯示了不同硅膜SOI 電路靜態(tài)電流的輻射響應(yīng)。由圖可知，硅膜厚度為190~200nm 時(shí)，輻射后電路靜態(tài)電流明顯增大并且超規(guī)范；當(dāng)硅膜厚度為205~210nm 時(shí)，輻射后電路靜態(tài)電流保持恒定不變。因此，電路的靜態(tài)電流隨輻射劑量的增加而漏電增大，隨SOI 材料硅膜厚度的增加而漏電降低。

圖6 不同硅膜厚度下靜態(tài)電流的輻射響應(yīng)

3 仿真實(shí)驗(yàn)及結(jié)果討論

針對(duì)上述試驗(yàn)數(shù)據(jù)和結(jié)果，采用工藝仿真軟件Sentaurus TCAD（2013）進(jìn)行工藝和器件模擬。首先將仿真環(huán)境校準(zhǔn)到實(shí)際工藝，對(duì)電子和空穴兩種載流子同時(shí)進(jìn)行計(jì)算處理，這樣可以獲得更佳精準(zhǔn)的仿真結(jié)果。

圖7 給出了375nm BOX 上硅膜厚度為205nm的典型0.8μm NMOSFET 器件結(jié)構(gòu)的載流子摻雜分布圖。圖8 顯示了不同硅膜厚度條件下的凈電荷濃度分布曲線[8-9]。由此我們可以看到載流子濃度隨著硅膜深度的擴(kuò)展逐漸升高，在Si/BOX 界面處濃度陡降，這是因?yàn)槁裱趸瘜釉诠に嚐徇^程中發(fā)生了嚴(yán)重的吸硼效應(yīng)。對(duì)于在不同硅膜厚度的SOI 材料上制作的器件，硅膜厚度越厚器件的背界面處的載流子濃度越濃，這是因?yàn)樵谙嗤⑷霔l件及熱過程工藝后，粒子在硅中的射程是一樣的，當(dāng)粒子到達(dá)Si/BOX 界面后會(huì)直接進(jìn)入埋氧。粒子在較厚硅膜中的運(yùn)行路程長(zhǎng)，雜質(zhì)在Si 界面處的濃度高。

圖7 典型NMOSFET 結(jié)構(gòu)凈摻雜濃度模擬結(jié)果

圖8 不同硅膜厚度下硼濃度分布曲線

MOS 管閾值電壓表示式如下式所示：

其中，NA為襯底摻雜濃度，閾值電壓隨著該濃度的增加而增大，因此，當(dāng)硅膜厚度較厚時(shí)，前柵和背柵器件的初始閾值電壓較高。

在輻射環(huán)境下，SiO2/Si 界面處會(huì)發(fā)生正電荷的堆積，從而引起器件閾值電壓的漂移，最終影響器件的性能。因輻射引入的俘獲空穴而引起的閾值電壓變化的過程可以由下式描述：

式中，bh是氧化物中產(chǎn)生的空穴被俘獲后形成固定正電荷那部分的體密度；參數(shù)h1是從Si/SiO2 界面指向氧化物的距離，在此距離內(nèi)被俘獲的空穴可以與從襯底向柵隧穿的電子復(fù)合。只有當(dāng)氧化物厚度小于2×h1（即6nm）時(shí)，才觀察不到有顯著凈的空穴俘獲。在本工藝中，前柵柵氧厚度為17.5nm,背柵埋氧厚度為375 nm，因此，器件在總劑量輻照后前柵柵氧和埋氧都會(huì)有較明顯的空穴產(chǎn)生，前柵器件閾值電壓漂移量在0.3V 左右，背柵器件閾值電壓漂移量在18 V 左右，當(dāng)背柵開啟電壓漂移到7 V 以內(nèi)時(shí)，背柵器件就會(huì)出現(xiàn)明顯的漏電，最終導(dǎo)致電路漏電，只有當(dāng)硅膜厚度大于205 nm，背柵器件的初始背柵開啟電壓大于25V 時(shí)，才能保證器件及電路有100krad(Si)的抗總劑量能力。

4 結(jié)束語(yǔ)

針對(duì)SOI 硅膜厚度的輻射響應(yīng)所做的實(shí)驗(yàn)表明，必須控制硅膜厚度才能在SOI CMOS 器件和電路上獲得令人滿意的抗總劑量能力。通過TCAD 仿真工具對(duì)器件摻雜濃度分布進(jìn)行分析，結(jié)合器件輻射效應(yīng)原理，都印證了這一結(jié)論。另外，對(duì)吳建偉的技術(shù)討論與支持致以衷心感謝。