裴永浩，蘇淑靖*

(1.中北大學(xué)電子測試技術(shù)重點(diǎn)實(shí)驗(yàn)室，山西 太原030051；2.中北大學(xué)儀器科學(xué)與動態(tài)測試教育部重點(diǎn)實(shí)驗(yàn)室，山西太原030051)

欠采樣多用于對高于奈奎斯特頻率的信號進(jìn)行數(shù)據(jù)采集的應(yīng)用。 根據(jù)奈奎斯特-香農(nóng)采樣定理，在使用帶通濾波器限制數(shù)據(jù)采集系統(tǒng)帶寬，并且在已知數(shù)據(jù)采集系統(tǒng)的奈奎斯特頻率和目標(biāo)信號帶寬的前提下，可以對此種特殊情況下的目標(biāo)信號進(jìn)行重構(gòu)，而不會造成信息損失。 對于主要關(guān)注目標(biāo)信號相位和幅值的相關(guān)應(yīng)用，逐次逼近寄存器(Successive Approximation Register，SAR)型ADC 采樣系統(tǒng)可配置為欠采樣來實(shí)現(xiàn)系統(tǒng)性能目標(biāo)。

在應(yīng)用于高精度時基校準(zhǔn)器的數(shù)字式鎖相環(huán)結(jié)構(gòu)中，鎖相環(huán)參考時鐘輸入由欠采樣下對時基信號的量化結(jié)果輸出提供，ADC 采樣時鐘由鎖相環(huán)輸出提供，因此面臨鎖相環(huán)鎖定前采樣時鐘的動態(tài)變化問題。 為解決信號采集系統(tǒng)欠采樣頻率動態(tài)變化的問題，設(shè)計(jì)提出一種能夠自適應(yīng)動態(tài)采樣頻率的欠采樣數(shù)據(jù)采集系統(tǒng)，通過FPGA 對ADC 芯片進(jìn)行精確時序控制，可實(shí)現(xiàn)對時基信號的自適應(yīng)頻率采樣，有效保證了鎖相環(huán)穩(wěn)定的參考時鐘輸入。

1 對時基信號的欠采樣

在數(shù)字鎖相環(huán)中，被采時基信號源為恒溫晶體振蕩(OCXO)，輸出波形為10 MHz 正弦波，頻率穩(wěn)定性為±1.00 ppb(1 ppb ＝10-9)，負(fù)載為50 Ω 情況下，溫度變化速度小于2 ℃/min，可為時基校準(zhǔn)系統(tǒng)提供穩(wěn)定精準(zhǔn)的時基信號輸入。 時基信號的輸出被欠采樣保持電路欠采樣，然后通過ADC 量化到數(shù)字域。

根據(jù)奈奎斯特采樣定理，對于頻率為f0的周期性信號，采樣頻率需滿足fs＞2f0。 然而在欠采樣條件下， fs＜2f0，采樣頻率與通帶發(fā)生的混疊使得采樣數(shù)據(jù)中被疊加進(jìn)入多種頻率的諧波成分，此時采集產(chǎn)生信號的頻率即為混疊頻率。 通過計(jì)算混疊頻率fout可確定欠采樣后采集信號的時域狀態(tài)，根據(jù)混疊機(jī)理及混疊頻率計(jì)算公式，確定欠采樣后輸出信號頻率為:

2 信號采集硬件電路設(shè)計(jì)

2.1 總體設(shè)計(jì)結(jié)構(gòu)

采樣系統(tǒng)的總體結(jié)構(gòu)主要由FPGA 控制單元、A/D 轉(zhuǎn)換單元、電源、高速差分放大電路及OCXO 時基源構(gòu)成，如圖1 所示。 高速差分放大電路將10 MHz 標(biāo)準(zhǔn)信號轉(zhuǎn)換至差分輸出，F(xiàn)PGA 產(chǎn)生時序控制信號CLK±，AD7626 接收時序控制信號后，產(chǎn)生回波時鐘DCO±，F(xiàn)PGA 根據(jù)回波時鐘依次讀取ADC 返回的串行數(shù)據(jù)D±。 FPGA 采用Xillix 公司的AIRTIX-7系列XC7A100T 芯片，適合高速數(shù)據(jù)通信和高速數(shù)據(jù)采集等應(yīng)用，可以很好地滿足欠采樣時序控制需求。

圖1 系統(tǒng)設(shè)計(jì)方案框圖

2.2 單端轉(zhuǎn)差分信號驅(qū)動電路設(shè)計(jì)

設(shè)計(jì)所使用的單端轉(zhuǎn)差分放大電路如圖2 所示。使用差分運(yùn)放驅(qū)動ADC，信號源之后配置的帶通濾波器以抑制諧波。 信號源的特性阻抗為50 Ω，通過帶通濾波器交流耦合到ADA4932，將信號源施加于ADA4932-1 的正輸入時，要求信號源也以50 Ω 正確端接。 選中端接電阻R2，以使R2與ADA4932 輸入阻抗的并聯(lián)組合等于50 Ω。 ADA4932 輸入阻抗RIN計(jì)算公式如下:

圖2 ADA4932 驅(qū)動AD7626 電路

式中:RG＝R3＝R5，RF＝R6＝R7。 該差分驅(qū)動電路的配置增益為1，但基于50 Ω 信號源和ADA4932 輸入端匹配的端阻抗的作用，相對于戴維南等效信號源電壓，通道的凈總增益約為0.5。

通過配置為單位增益緩沖器的運(yùn)放AD8031 來緩沖AD7626 的VCM 輸出電壓，完成輸出共模電壓的設(shè)定。 在電路中，對應(yīng)于4.096 V 的內(nèi)部基準(zhǔn)電壓，AD7626 的輸出共模電壓為2.048 V，輸入(IN+、IN-)在0 和+4.096 V 之間擺幅，發(fā)生180°反相。

2.3 A/D 轉(zhuǎn)換電路設(shè)計(jì)

被采時基信號頻率為10 MHz，數(shù)字鎖相環(huán)前端需要以6 MHz～10 MHz 的動態(tài)變化采樣頻率對時基信號進(jìn)行欠采樣。 本文選用Analog Devices 公司的AD7626 作為模數(shù)轉(zhuǎn)換芯片，AD7626 有著10 MHz的采樣率、16 位數(shù)字信號輸出和精準(zhǔn)的內(nèi)部參考電壓，能夠滿足系統(tǒng)對采樣率及分辨率的要求。AD7626 的典型配置連接電路如圖3 所示，AD7626所接收的2.5V-LVDS 格式CNV 信號，由外部采樣時鐘驅(qū)動，配置可選擇采用內(nèi)部4.096 V 基準(zhǔn)電壓，差分信號CNV、D、DCO 和CLK 為ADC 與FPGA 之間的時序交互及數(shù)據(jù)輸入輸出端口。

圖3 AD7626 典型連接電路原理圖

3 欠采樣時序控制的FPGA 實(shí)現(xiàn)

3.1 FPGA 程序設(shè)計(jì)

ADC 的模數(shù)轉(zhuǎn)換由CNV 信號控制，在其上升沿啟動轉(zhuǎn)換。 上電后產(chǎn)生的第一個轉(zhuǎn)換結(jié)果為無效數(shù)據(jù)，隨后轉(zhuǎn)換結(jié)果有效。 回波時鐘接口模式下時序配置圖如圖4 所示，AD7626 與FPGA 之間有三個LVDS引腳，其中時鐘DCO 與數(shù)據(jù)時鐘D 同步，鎖存數(shù)據(jù)信號D 在DCO 的上升沿更新。 FPGA 應(yīng)在DCO 的上升沿捕捉數(shù)據(jù)D，且須在下一轉(zhuǎn)換階段的tCLKL時間內(nèi)產(chǎn)生16 個CLK 脈沖。 從tCLKL至tMSB時間，信號D 和DCO 置0，且CLK 脈沖沿之間為空閑低電平狀態(tài)。

圖4 回波時鐘模式下接口時序圖

和同步時序邏輯設(shè)計(jì)方法相比，異步時序邏輯中，標(biāo)志信號flag＿2 在敏感信號CNV 的驅(qū)動下產(chǎn)生，而CLK 在系統(tǒng)時鐘倍頻信號(500 MHz)下驅(qū)動產(chǎn)生，因而此方法屬于典型的異步時序邏輯，所使用FPGA 芯片在異步邏輯環(huán)境下，時鐘最高運(yùn)行至600 MHz，但在綜合并布局布線之后，時序急劇惡化，建立時間裕量嚴(yán)重不足，時序仿真結(jié)果也表明，CLK時鐘沿出現(xiàn)丟失或添加，時序狀態(tài)也出現(xiàn)極大的紊亂，嚴(yán)重與ADC 時序要求不符，故需采用同步時序設(shè)計(jì)方式。 不論是同步時序邏輯的設(shè)計(jì)思想還是異步邏輯的設(shè)計(jì)方式，中心目的都是為了識別出轉(zhuǎn)換驅(qū)動信號CNV 的上升沿，以適應(yīng)CNV 信號頻率的變化。 同步時序邏輯下CLK 時鐘控制產(chǎn)生的程序流圖如圖5 所示。

圖5 CLK±時鐘產(chǎn)生控制流程圖

3.2 時序邏輯設(shè)計(jì)

設(shè)計(jì)主要由iobufgds 緩沖單元、PLL 倍頻/分頻單元、Moudle＿ADC 時序控制單元組成，如圖6 所示。 其中ibufgds 和obufgds 單元分別將輸入及輸出進(jìn)行差分至單端和單端至差分轉(zhuǎn)換；PLL IP 核將系統(tǒng)時鐘倍頻至設(shè)計(jì)所需頻率的時鐘；時序主控模塊在CNV 和系統(tǒng)時鐘的驅(qū)動下進(jìn)行時序配合和串行數(shù)據(jù)讀取。

圖6 采樣時序控制FPGA 數(shù)字邏輯設(shè)計(jì)圖

巧妙地利用FPGA 在進(jìn)行寄存器值賦值過程中的時間差，將CNV 進(jìn)行兩次賦值操作:flag＿1 ＜＝CNV；flag＿2＜＝flag＿1；flag＜＝flag＿1 ＆(～flag＿2)。 取flag＿2 信號的反信號與flag＿1 信號做“與”，以得到CNV 識別狀態(tài)信號flag(如圖7 所示的脈沖沿)。

根據(jù)AD7626 芯片的工作要求:CNV 至D(MSB)就緒時間tMSB最大值為100 ns。 因此當(dāng)tMSB小于100 ns 時，可能存在ADC 輸出數(shù)據(jù)未完全就緒的情況。fCNV為9 MHz，設(shè)置tMSB的時間為33 ns，F(xiàn)PGA 采集回?cái)?shù)據(jù)有誤，DCO 返回波形為CLK 的包絡(luò)；若硬性設(shè)置tMSB的時間為100 ns，則CNV 的一個周期內(nèi)無法覆蓋，中間會跳過一個上升沿(16 時鐘沿必須持續(xù)輸出完畢才能啟動下一次識別)，不符合時序要求；設(shè)置fCNV為5 MHz，此時設(shè)置就緒時間為105 ns，在線邏輯(ILA)分析顯示返回的DCO 可見清晰的16 個時鐘沿，但采集的16 位二進(jìn)制數(shù)結(jié)果存在較大量化誤差。fCLK的典型值為250 MHz，則16 個時鐘沿所需消耗的時間至少為64 ns，加之至少100 ns 的就緒時間tMSB，大大超過了轉(zhuǎn)換信號CNV 的周期111 ns，因此必然會存在ADC 手冊時序圖中所呈現(xiàn)的時序狀態(tài)，而無法做到如5 MHz 采樣率時的一個CNV 周期覆蓋16個CLK 時鐘沿的情況。

有效做法是兩路做交替采樣后，再進(jìn)行數(shù)據(jù)拼接。 對CNV 轉(zhuǎn)換信號進(jìn)行計(jì)數(shù)并標(biāo)號，當(dāng)標(biāo)號為“1”時進(jìn)行第一路采集轉(zhuǎn)換，當(dāng)標(biāo)號為“2”時進(jìn)行第二路采集轉(zhuǎn)換，如圖8 所示，信號“e”為計(jì)數(shù)標(biāo)志。 每當(dāng)相應(yīng)的計(jì)數(shù)標(biāo)志來臨，在選通信號“CLK＿flag”下進(jìn)行該通道的時鐘信號輸出，與此同時，啟動更高速敏感信號(500 MHz)下的進(jìn)程，將兩路產(chǎn)生的CLK 信號進(jìn)行拼接，由此產(chǎn)生滿足ADC 時序要求的CLK 信號。

圖8 同步時序邏輯CLK 信號產(chǎn)生狀態(tài)圖

圖7 同步時序邏輯標(biāo)志信號產(chǎn)生狀態(tài)圖

4 高速差分運(yùn)放與A/D 結(jié)果測試分析

4.1 時基源與差分運(yùn)放單元輸出測試

被采信號源恒溫晶體振蕩器(OCXO)在3.3 V 供電電壓下，有高穩(wěn)的10 MHz 正弦信號輸出，如圖9 所示。 單端轉(zhuǎn)差分模塊輸出測試結(jié)果如圖10 所示，轉(zhuǎn)換輸出信號成180°反相。 由于單端轉(zhuǎn)差分模塊差分放大實(shí)際增益配置約為0.43，故差分輸出信號測量幅值為700 mV，共模電壓2.04 V，均在AD7626 允許輸出入范圍。

圖9 OCXO 時鐘源10 MHz 正弦信號輸出(a)

4.2 自適應(yīng)頻率欠采樣輸出結(jié)果測試

圖10 單端至差分高速轉(zhuǎn)換模塊輸出

對波形數(shù)據(jù)的采集結(jié)果，可采用FPGA 內(nèi)嵌邏輯分析儀ILA，在工程中添加相應(yīng)的測試Probes，對16位數(shù)據(jù)(串行/并行)輸出、AD7626 的回波時鐘及串并轉(zhuǎn)換使能信號enable＿test 進(jìn)行測試。 如圖11 所示，Waveform-hw＿ila 窗口中顯示，DCO 時鐘頻率250 MHz，每隔16 個時鐘沿有固定時間的低電平，D 為串行數(shù)據(jù)輸出，在DCO 時鐘的驅(qū)動下對串行數(shù)據(jù)D 進(jìn)行讀取并經(jīng)串并轉(zhuǎn)換后得到輸出數(shù)據(jù)data＿out[15:0]，可對數(shù)據(jù)進(jìn)行模擬化顯示，如圖12 得到時域平滑的正弦波形。 為進(jìn)一步分析輸出數(shù)據(jù)，將ILA 數(shù)據(jù)導(dǎo)出.csv 文件，通過MATLAB 對該文件進(jìn)行讀取并Plot，如圖12 所示。 由于采樣率較低，在原始信號時域內(nèi)，一個周期內(nèi)只能采集一個數(shù)據(jù)，可以看出波形周期為1 μs(1 MHz)，在一個周期內(nèi)的采樣點(diǎn)數(shù)為9點(diǎn)，符合欠采樣理論。 鎖相環(huán)頻率輸出由碼型信號發(fā)生器81131A 代替，改變轉(zhuǎn)換驅(qū)動信號CNV 的頻率(采樣頻率)，對采集波形進(jìn)行抓取。 在不同采樣率下對波形周期進(jìn)行測量，匯總結(jié)果如表1 所示，其周期值較理論值在容許誤差范圍內(nèi)。

圖11 FPGA 內(nèi)嵌邏輯分析儀(ILA)對采集信號的抓取結(jié)果(采樣率9 MHz)

圖12 欠采樣過程的Plot 結(jié)果(采樣率9 MHz)

表1 自適應(yīng)采樣率下采集輸出測試表

5 總結(jié)

本文利用FPGA 對AD7626 進(jìn)行時序控制，根據(jù)AD7626 所接收的頻率變化的轉(zhuǎn)換驅(qū)動信號CNV，對輸入信號進(jìn)行自適應(yīng)采樣頻率的數(shù)據(jù)采集，通過FPGA 內(nèi)嵌邏輯分析儀對采集數(shù)據(jù)進(jìn)行頻率分析，切合了理論結(jié)果。 設(shè)計(jì)充分利用了欠采樣技術(shù)的特點(diǎn)，能夠動態(tài)適應(yīng)采樣頻率的變化，在有效獲取高穩(wěn)時基源信號信息的同時，降低了信號采集系統(tǒng)的帶寬要求，能夠滿足高精度時基校準(zhǔn)器的要求，具有一定的工程應(yīng)用價值。