李致銘,蘭哲沖,金楷越,張杰,張鴻

(西安交通大學(xué)微電子學(xué)院,710049,西安)

電容傳感器具有高靈敏度和易于集成的優(yōu)勢(shì),廣泛應(yīng)用在觸摸屏、加速度計(jì)、指紋識(shí)別及聲音識(shí)別等領(lǐng)域。物聯(lián)網(wǎng)和可穿戴設(shè)備等應(yīng)用系統(tǒng)對(duì)電容傳感器集成度要求推動(dòng)傳感器工藝尺寸不斷縮減至微米(10-6m)量級(jí),這使得傳感器的電容變化量隨著工藝尺寸縮減至飛法(10-15F)量級(jí)。傳感器應(yīng)用環(huán)境中的鍵合線、焊盤、印制電路板(PCB)與靜電防護(hù)器件帶來的寄生電容通常達(dá)到皮法(10-12F)量級(jí)。在此情況下,大寄生電容上產(chǎn)生的寄生電荷可以輕易干擾甚至吞沒傳感器電容上的信號(hào)電荷,從而嚴(yán)重限制了電容傳感器讀出電路的信號(hào)處理范圍和精度[1-6]。

傳統(tǒng)的電容傳感器讀出電路通常采用周期調(diào)制方式[7]或雙斜坡變換方式[8-9]。前者將傳感器的電容變化量轉(zhuǎn)換為方波信號(hào)周期的變化量,再用時(shí)間數(shù)字轉(zhuǎn)換器(TDC)得到數(shù)字輸出;后者通過積分實(shí)現(xiàn)電容-電壓(C-V)轉(zhuǎn)換,再通過模數(shù)轉(zhuǎn)換器(ADC)得到數(shù)字輸出。這兩種方案都需要在片上集成額外的固定電容來抵消寄生電容的影響,難以適應(yīng)不同應(yīng)用場(chǎng)景寄生電容可能出現(xiàn)較大變化的情況。為了在不同寄生電容情況下實(shí)現(xiàn)精確的電容測(cè)量,文獻(xiàn)[10]采用了可變的參考電容CREF陣列,并用ADC的輸出結(jié)果反饋選擇不同大小CREF來適應(yīng)寄生電容的變化。這種方案本質(zhì)上也是采用自動(dòng)增益控制的思想,但其整體結(jié)構(gòu)的反饋必然大大降低讀出電路的轉(zhuǎn)換速度。

本文提出了一種基于開關(guān)電容C-V轉(zhuǎn)換且?guī)в凶詣?dòng)增益控制的全差分電容傳感器讀出電路。通過設(shè)置合理的開關(guān)頻率,開關(guān)電容C-V轉(zhuǎn)換電路可以實(shí)現(xiàn)比傳統(tǒng)方案更寬的電容測(cè)量范圍,而全差分結(jié)構(gòu)能抑制寄生電容對(duì)電容測(cè)量的影響。電路中設(shè)帶有3位ADC的自動(dòng)增益控制放大器,以自適應(yīng)地調(diào)整不同寄生情況下有用信號(hào)的放大倍數(shù),提高整個(gè)讀出電路的動(dòng)態(tài)范圍。放大器的輸出由一個(gè)帶動(dòng)態(tài)元件匹配(DEM)的12位逐次逼近(SAR)ADC量化。為了抑制噪聲的影響,在數(shù)字后端采用了對(duì)多次轉(zhuǎn)換結(jié)果進(jìn)行平均的降噪方法。所提出的讀出電路在2～10 pF的寄生電容下,能夠?qū)崿F(xiàn)1 fF的測(cè)量精度,單次測(cè)量時(shí)間為1.2 ms,總功耗為1.8 mW。

1 讀出電路結(jié)構(gòu)和原理

本文提出的飛法級(jí)電容傳感器讀出電路主要包括開關(guān)電容C-V轉(zhuǎn)換前端、帶自動(dòng)增益控制的放大器、SAR ADC等模塊,其整體電路拓?fù)浣Y(jié)構(gòu)如圖1所示。由圖可見,電路中包含兩路相同的C-V轉(zhuǎn)換電路,其中一路接電容傳感器,另一路空置。通過匹配性設(shè)計(jì)保證兩路具有相同的結(jié)構(gòu),從而具有相同的寄生電容。兩個(gè)C-V轉(zhuǎn)換電路將寄生電容與傳感器電容一起轉(zhuǎn)換成電壓信號(hào),再通過全差分的可變?cè)鲆娣糯笃鲗陕返牟钪惦妷悍糯?。在兩路完全匹配的情況下,這種結(jié)構(gòu)可實(shí)現(xiàn)寄生電容的完全抑制。實(shí)際情況下,即使兩路存在其他環(huán)境因素帶來的失配,也可以通過兩步測(cè)量法輕易地消除寄生電容的影響。在該結(jié)構(gòu)中,若應(yīng)用場(chǎng)景使寄生電容發(fā)生變化,則C-V輸出的有用電壓與總電壓的比值將發(fā)生大的變化。若采用固定的放大倍數(shù),則難以適應(yīng)大的寄生電容變化范圍。為了解決該問題,本文利用3位的SAR ADC對(duì)參考通路的電壓進(jìn)行量化,利用量化結(jié)果選擇放大器的檔位,以合理的倍數(shù)對(duì)信號(hào)進(jìn)行放大,從而自動(dòng)適應(yīng)寄生電容的變化?？勺?cè)鲆娣糯笃鞯妮敵鲇?2位的SAR ADC進(jìn)行量化。一次測(cè)量中進(jìn)行多次采樣和量化,并對(duì)結(jié)果取平均值,從而顯著降低電路和環(huán)境中噪聲的影響。

圖1 整體電路拓?fù)浣Y(jié)構(gòu)Fig.1 System architecture

1.1 前端開關(guān)電容C-V轉(zhuǎn)換電路

本文的C-V轉(zhuǎn)換電路基于開關(guān)電容周期性充放電可等效為電阻的基本原理來實(shí)現(xiàn)[11]。將一個(gè)一定值的參考電流IBIAS流入開關(guān)電容結(jié)構(gòu),即可將電容轉(zhuǎn)換為電壓,C-V轉(zhuǎn)換電路前端基本原理如圖2所示。

圖2 C-V轉(zhuǎn)換電路前端基本原理圖Fig.2 Schematic of frontend C-V converter

可以證明,當(dāng)周期為fS的兩相不交疊時(shí)鐘CK1和CK2控制電流IBIAS對(duì)寄生電容Cpara與待測(cè)電容Ctest之和CS進(jìn)行充電和放電時(shí),其平均電荷消耗與時(shí)間的關(guān)系可以用一個(gè)電阻RS來等效

(1)

整個(gè)結(jié)構(gòu)的平均輸出電壓可以表示為

(2)

式(2)表明,等效電阻與電容和控制時(shí)鐘的頻率積成反比?？梢杂靡粋€(gè)高精度的電流對(duì)該開關(guān)電容結(jié)構(gòu)進(jìn)行充電,通過產(chǎn)生的電壓大小,對(duì)待測(cè)電容和寄生電容之和進(jìn)行測(cè)量轉(zhuǎn)換。本文中,電流源采用片上的基準(zhǔn)電路實(shí)現(xiàn)[12]。同時(shí)為了穩(wěn)定轉(zhuǎn)出的電壓,需要一個(gè)片外的大電容Cmod來濾除紋波。

式(1)還表明該電路具有可配置性強(qiáng)的特點(diǎn),通過適當(dāng)改變時(shí)鐘的頻率以及電流源的大小,即可用于具有不同總電容的應(yīng)用場(chǎng)景,使輸出電壓保持在后續(xù)電路能處理的合理范圍。

1.2 全差分寄生電容抑制電路

在寄生電容較大的應(yīng)用場(chǎng)景中,待測(cè)電容Ctest的值相對(duì)于Cpara過小,Ctest引起的電壓變化僅是疊加在寄生電容產(chǎn)生的電壓Vmod上的一個(gè)微小電壓。以典型電路參數(shù)為例,若寄生電容為10 pF,時(shí)鐘頻率為20 MHz,IBIAS為40 μA,則可算出僅寄生電容輸出的電壓為0.2 V。被測(cè)電容1 fF的輸出電壓變化僅約為20微伏(10-5V)量級(jí),也就是說有用的電容信號(hào)完全淹沒在寄生電容產(chǎn)生的電壓中。如果直接測(cè)量,在1.8 V的供電下,需要ADC位數(shù)達(dá)到20位以上才能分辨1 fF電容的電壓變化,這大大增加了ADC的設(shè)計(jì)難度和整體電路開銷。為了解決這一問題,通常的做法是對(duì)信號(hào)進(jìn)行放大。然而,不同的應(yīng)用環(huán)境寄生電容可能產(chǎn)生較大的變化。例如,基于上述例子的參數(shù),寄生電容2～10 pF的變化對(duì)應(yīng)直流電壓Vmod的變化范圍為0.2～1.0 V。若直接對(duì)信號(hào)進(jìn)行放大,必然受到電源電壓的限制。如果降低IBIAS或增大fS,又會(huì)嚴(yán)重衰減信號(hào)。因此,如何消除寄生電容引起的直流電壓的影響是飛法級(jí)高精度電容傳感器讀出電路設(shè)計(jì)的難點(diǎn)。

圖3 全差分放大結(jié)構(gòu)Fig.3 Fully differential amplifier circuit

針對(duì)這一問題,本文提出了如圖3所示的全差分放大結(jié)構(gòu)處理C-V轉(zhuǎn)換得到的差值放大信號(hào),并且通過開關(guān)電容運(yùn)算來抵消寄生電容產(chǎn)生的共模電壓。圖中的VIN為主通路寄生電容與待測(cè)電容產(chǎn)生的電壓;VCM為運(yùn)放的共模電壓;VOP和VON分別為運(yùn)放的正負(fù)輸出電壓;φ1與φ2為可變?cè)鲆娣糯笃鞯目刂茣r(shí)鐘;CC與Cf分別為輸入電容與反饋電容。本設(shè)計(jì)設(shè)置了一路完全對(duì)稱的空載通路作為對(duì)照,其寄生電容與主通路一致。相同條件下空載通道充電產(chǎn)生的電壓即等于主通道的寄生電容產(chǎn)生的直流電壓。這一對(duì)電壓由全差分可變?cè)鲆娣糯笃魈幚砗?輸出的差值就是放大后的傳感器電壓。如圖3所示,在φ1為高的相位,VIN與Vmod對(duì)CC進(jìn)行充電,運(yùn)放正負(fù)輸入端的電容積累的總電荷分別為

QP1=(Vmod-VCM)CC

(3)

QN1=(VIN+Vmod-VCM)CC

(4)

在φ2為高的相位,電容陣列CC的左極板復(fù)位為Vmod。電荷分享完成后,運(yùn)放輸入節(jié)點(diǎn)虛短,且電壓為VX,可得運(yùn)放輸入節(jié)點(diǎn)電荷為

QP2=(Vmod-VX)CC+(VX-VON)Cf

(5)

QN2=(Vmod-VX)CC+(VX-VOP)Cf

(6)

由電荷守恒即QP1=QP2,QN1=QN2,可得到輸出電壓與傳感器對(duì)應(yīng)的輸入電壓的比值為

(7)

由上述推導(dǎo)可以看出,寄生電容產(chǎn)生的電壓Vmod被完全消除了,同時(shí)放大增益由CC與Cf的比值確定,可以設(shè)計(jì)得很準(zhǔn)確。本設(shè)計(jì)中,近40倍的增益就能夠?qū)?0微伏(10-5V)量級(jí)的信號(hào)放大到0.5 mV以上,因此后端用一個(gè)12位的SAR ADC即可進(jìn)行量化。

該設(shè)計(jì)的優(yōu)勢(shì)在于可以通過差分運(yùn)算消除寄生電容的影響,從而大大提升讀出電路對(duì)寄生電容的容忍能力,同時(shí)有效利用較低的工作電壓范圍。另外,全差分結(jié)構(gòu)設(shè)計(jì)相對(duì)于單端C-V電路,能更好地抑制其他共模干擾。

1.3 自動(dòng)增益控制

雖然上述的全差分電路能夠消除寄生電容產(chǎn)生的共模電壓,但是不同寄生電容條件下有用信號(hào)VIN的值與寄生電容Cpara有關(guān)

(8)

由式(8)可以看出,當(dāng)寄生電容較大的時(shí)候,電容變化引起的電壓變化更小,因此對(duì)不同寄生電容情況下,增益的處理是不同的。本文設(shè)計(jì)了一個(gè)自動(dòng)增益控制方案,通過檢測(cè)Vmod的大小來選擇放大器的放大倍數(shù),從而能在寄生電容不同的情況下,自適應(yīng)地將傳感器電壓放大到合適的輸出范圍。為了能自適應(yīng)地選取增益檔位,本文采用如圖4所示的自動(dòng)增益控制電路實(shí)現(xiàn)檔位自適應(yīng)控制,該支路包括一個(gè)簡單的3位ADC與相應(yīng)的譯碼電路。圖中的CC由電容陣列C0～C4實(shí)現(xiàn),并由開關(guān)S0～S3進(jìn)行控制。

圖4 自動(dòng)增益控制的實(shí)現(xiàn)電路Fig.4 Automatic gain control circuit

考慮到功耗和轉(zhuǎn)換速度的要求,3位ADC選擇SAR ADC結(jié)構(gòu)來實(shí)現(xiàn)。由分析可知,寄生電容在2～10 pF時(shí),前端檢測(cè)電路輸出的直流電壓范圍為0.2～1.0 V,該SAR ADC在面對(duì)0.2～1.0 V的輸入信號(hào)時(shí)可以產(chǎn)生8個(gè)碼值的變化。通過這8個(gè)不同的量化碼值則可以設(shè)置5個(gè)調(diào)節(jié)增益檔位,可覆蓋2～10 pF寄生電容范圍內(nèi)1 fF～1 pF電容的測(cè)量需求。

上述方案以較小的面積和功耗實(shí)現(xiàn)了自適應(yīng)增益控制,并且由于是開環(huán)結(jié)構(gòu),相對(duì)于文獻(xiàn)[10]具有測(cè)量時(shí)間短的優(yōu)勢(shì)。

1.4 信號(hào)范圍映射電路

通過前面的推導(dǎo),由式(7)可知該前端輸出的信號(hào)始終有VON大于VOP,為了有效利用全差分ADC的動(dòng)態(tài)范圍,并且降低對(duì)ADC的性能要求,本文設(shè)計(jì)了一個(gè)信號(hào)映射電路[13],將VON-VOP變?yōu)殡p極性信號(hào),從而有效利用ADC的轉(zhuǎn)換范圍。信號(hào)映射電路的結(jié)構(gòu)如圖5所示。

圖5 信號(hào)映射電路的結(jié)構(gòu)Fig.5 Signal mapping circuit

可以看出,VOP和VON通過4個(gè)開關(guān)在不交疊時(shí)鐘信號(hào)的控制下傳遞到CL1和CL2的左極板。在CK1和CK2兩個(gè)相位,CL1和CL3以及CL2和CL4保持電荷守恒。因此,如果CL1～CL4具有相等的值,則可以得出CK2時(shí)的差分和共模輸出分別為

(9)

為了讓VON與VOP在轉(zhuǎn)換過程中保持穩(wěn)定,信號(hào)映射電路的時(shí)鐘CK1與CK2的頻率快于可變?cè)鲆娣糯笃鞯墓ぷ黝l率,在φ2為高的相位實(shí)現(xiàn)信號(hào)映射。ADC在CK2相位對(duì)信號(hào)進(jìn)行采樣和量化,即可得到電容測(cè)量結(jié)果。

1.5 基于DEM校準(zhǔn)算法的12位SAR ADC

為了降低功耗并縮短轉(zhuǎn)換時(shí)間,本文選擇SAR ADC來對(duì)前端的輸出電壓進(jìn)行模數(shù)轉(zhuǎn)換。ADC的設(shè)計(jì)精度為12位,采樣時(shí)鐘為200 kHz。

為了盡可能地降低ADC中電容陣列失配產(chǎn)生的誤差,本文采用了DEM校準(zhǔn)的技術(shù)對(duì)電容失配進(jìn)行補(bǔ)償。該結(jié)構(gòu)將傳統(tǒng)的3位二進(jìn)制權(quán)重電容陣列轉(zhuǎn)化成如圖6所示的7位溫度計(jì)編碼的單位電容陣列,并用基于交換原則的DEM校正算法來選擇相應(yīng)的電容[14-15]。采用DEM算法可提高ADC的無失真動(dòng)態(tài)范圍(SFDR),進(jìn)而提高ADC的有效精度。

圖6 DEM的電容映射示意圖Fig.6 Capacitor mapping diagram of the DEM method

整個(gè)SAR ADC的基本電路結(jié)構(gòu)如圖7所示,數(shù)模轉(zhuǎn)換器(DAC)陣列采用電容復(fù)用的切換策略[16-17],這種切換策略能復(fù)用電容陣列,從而使總電容減小一半。采樣開關(guān)采用柵壓自舉開關(guān),以提高SAR ADC的線性度和信噪比。

圖7 本設(shè)計(jì)SAR ADC基本電路結(jié)構(gòu)圖Fig.7 SAR ADC structure in the proposed circuit

在輸入信號(hào)為3.3 kHz的正弦輸入信號(hào)的條件下,ADC輸出的動(dòng)態(tài)頻譜圖如圖8所示,從頻譜圖可以計(jì)算得到,ADC的信噪失真比(SNDR)為70.82 dB,SFDR為87.55 dB,有效位數(shù)ENOB為11.47位。

圖8 輸入信號(hào)為3.3 kHz、采樣頻率為200 kHz時(shí) ADC的動(dòng)態(tài)頻譜 Fig.8 ADC output spectrum for 3.3 kHz sinusoid input signal at 200 kHz sampling rate

2 噪聲分析

所設(shè)計(jì)的讀出電路的等效輸入噪聲主要由前端電路的KT/C噪聲、運(yùn)放噪聲以及ADC產(chǎn)生的量化噪聲3部分組成,總噪聲的表達(dá)式如下

(10)

其中ADC的噪聲由可變?cè)鲆娣糯笃鞯姆糯蟊稊?shù)進(jìn)行抑制。在傳感器寄生電容為2 pF時(shí),提供增益的電容(CC)大小為32 pF,對(duì)于開關(guān)電容結(jié)構(gòu),kT/C噪聲均方電壓為11.4 μV。

運(yùn)算放大器的等效輸入噪聲頻譜仿真結(jié)果如圖9所示。噪聲在200 kHz處為273.24 aW/Hz(假設(shè)以1 Ω電阻為負(fù)載),對(duì)測(cè)量的影響非常小。ADC的噪聲經(jīng)過可變?cè)鲆娣糯笃鞣糯蟊稊?shù)的抑制,可以忽略不記。

圖9 等效輸入噪聲頻譜仿真結(jié)果Fig.9 Input-referred noise spectrum

相對(duì)于Sigma-Delta ADC過采樣方案,SAR ADC的缺點(diǎn)在于容易受到噪聲以及采樣時(shí)刻各種干擾的影響。為了進(jìn)一步消除噪聲以及其他干擾對(duì)測(cè)量精度的影響,本文在片外采取多次測(cè)量求平均值的方法,能夠顯著地降低噪聲和干擾的影響。

圖10 整體版圖結(jié)構(gòu)Fig.10 Layout structure

3 仿真結(jié)果

本文的讀出電路采用0.18 μm CMOS工藝設(shè)計(jì),整體版圖結(jié)構(gòu)如圖10所示,核心電路面積為1.2 mm×0.89 mm。整個(gè)電路采用3.3 V供電,內(nèi)部各模塊的電壓由片上的基準(zhǔn)與片上電源供電,整體功耗仿真結(jié)果為1.8 mW,測(cè)量時(shí)間為1.2 ms。若定義轉(zhuǎn)換能量為功耗與測(cè)量時(shí)間的乘積,可以算出本設(shè)計(jì)轉(zhuǎn)換能量為2.16 μJ。

由前文可知,整體電路對(duì)電容的量化表達(dá)式為

(11)

式中:Cout為量化結(jié)果,G為整個(gè)系統(tǒng)的增益。對(duì)應(yīng)的測(cè)量曲線經(jīng)過處理如圖11所示。Cpara值較大時(shí),可看出測(cè)量曲線的線性度更好,Cpara值較小時(shí)則線性度差,這是因?yàn)闇y(cè)量曲線在Cpara值較小時(shí),近似關(guān)系不夠理想,但是這一問題對(duì)測(cè)量并沒有造成影響。通過擬合曲線對(duì)測(cè)量結(jié)果進(jìn)行誤差標(biāo)定可以得到如圖11的結(jié)果,可以看出本文所提出的結(jié)構(gòu)測(cè)量精度小于1 fF。

(a)Cpara為2 pF

(b)Cpara為5 pF

(c)Cpara為10 pF圖11 電容測(cè)量曲線Fig.11 Capacitance measurement curves

為了與國際同類電容測(cè)量電路的性能進(jìn)行對(duì)比,電容測(cè)量電路的信噪失真比定義為

(12)

式中:輸入范圍為DR,測(cè)量精度為A。品質(zhì)因數(shù)為

(13)

式中WT為轉(zhuǎn)換能量。計(jì)算出整體SNDR為70.05 dB,品質(zhì)因數(shù)為842.182 pJ·步-1。表1中列出了本文設(shè)計(jì)的讀出電路與其他文獻(xiàn)的性能對(duì)比,可以看出本設(shè)計(jì)的測(cè)量時(shí)間較短,測(cè)量精度和能容忍的最大寄生電容也有一定的優(yōu)勢(shì)。

表1 電容數(shù)字轉(zhuǎn)換電路性能對(duì)比表

4 結(jié) 論

本文提出了一種能自適應(yīng)抑制寄生電容的飛法級(jí)電容傳感器讀出電路,其電容-電壓轉(zhuǎn)換基于開關(guān)電容電路實(shí)現(xiàn),從而可通過設(shè)置合理的時(shí)鐘頻率增大電容檢測(cè)范圍。電路采用帶3位自動(dòng)增益控制的全差分放大器放大傳感器信號(hào),同時(shí)自適應(yīng)地抑制大寄生電容產(chǎn)生的電壓的影響。與現(xiàn)有文獻(xiàn)相比,本文的電路消除寄生電容的代價(jià)較小,而且具有很強(qiáng)的適應(yīng)性,在大寄生、高精度電容測(cè)量和傳感器模數(shù)轉(zhuǎn)換領(lǐng)域有較好的應(yīng)用前景。