王振碩,李學(xué)寶,馬 浩,吳昊天

(華北電力大學(xué) 新能源電力系統(tǒng)國家重點實驗室,北京 102206)

對于高壓功率芯片,目前最常采用平面結(jié)終端技術(shù)。平面結(jié)終端技術(shù)主要有場板(FP)、場環(huán)(FLR)、結(jié)終端延伸(JTE)和橫向變摻雜(VLD)。現(xiàn)有研究結(jié)果表明,單一的平面結(jié)終端技術(shù)雖然各有優(yōu)勢,但是在高壓場景下難以滿足耐壓需求。場環(huán)終端容易受到界面電荷和表面電場峰值的影響[1],并且場環(huán)終端占用芯片面積較大,芯片有效利用率偏低。場板技術(shù)的缺點在于場板末端與硅襯底之間的電位差很大,很容易在場板末端擊穿,因此場板技術(shù)往往不單獨使用[2]。而結(jié)終端延伸結(jié)構(gòu)容易受到界面電荷和表面電場峰值的影響,高壓深結(jié)器件多區(qū)結(jié)終端延伸結(jié)構(gòu)在設(shè)計和工藝上要求極高。橫向變摻雜結(jié)構(gòu)也容易受到界面電荷和表面電場峰值的影響,而且高壓深結(jié)器件的橫向變摻雜結(jié)構(gòu)末端電場強度過于集中,容易造成耐壓水平下降。因此,單一平面結(jié)終端結(jié)構(gòu)難以滿足高壓芯片的耐壓需求。

針對單一的平面結(jié)終端技術(shù)存在的缺陷,也有學(xué)者提出了新材料和新技術(shù),如多晶硅場板[3]、SIPOS技術(shù)[4]以及溝槽型場環(huán)結(jié)構(gòu)[5]等,雖然這些新材料和新技術(shù)可提升芯片終端耐壓水平,但仍然難以滿足更高電壓等級芯片的研制需求。

為此,許多學(xué)者提出采取復(fù)合平面結(jié)終端技術(shù)的設(shè)計方案。復(fù)合平面結(jié)終端技術(shù)最常用的是場環(huán)與場板的結(jié)合[6]。然而在高壓功率器件中,場板末端與硅襯底之間的電位差很大,致使擊穿電壓的提高很困難。而多層偏移場板技術(shù)在設(shè)計時每個場板的位置和長度的確定是個難題。文獻[7]對單區(qū)JTE 與場板的復(fù)合結(jié)構(gòu)進行了優(yōu)化,減小了界面電荷的影響。文獻[8]設(shè)計了一種GCT 的VLD-JTE 的復(fù)合終端結(jié)構(gòu)。文獻[9]設(shè)計了一種VLD-FR 的復(fù)合終端結(jié)構(gòu)。這兩種復(fù)合結(jié)構(gòu)都可以有效緩解高壓深結(jié)VLD 結(jié)構(gòu)末端因曲率問題導(dǎo)致的耐壓效率偏低的問題。但是這兩種復(fù)合結(jié)構(gòu)的設(shè)計和分析都尚未關(guān)注在實際工藝中所產(chǎn)生的界面電荷對擊穿電壓的影響。

鑒于此,本文結(jié)合VLD、JTE 和SIPOS 結(jié)構(gòu)的優(yōu)勢,提出了一種復(fù)合終端結(jié)構(gòu),不僅提高了高壓深結(jié)器件的擊穿電壓,也可以有效減小界面電荷對終端耐壓的影響。在此基礎(chǔ)上,本文設(shè)計了一個耐壓為3.3 kV 的復(fù)合終端結(jié)構(gòu)。仿真結(jié)果表明,即使在存在界面電荷的情況下,所提終端結(jié)構(gòu)的擊穿電壓也可達到4000 V 以上,同時也分析了關(guān)鍵影響因素對所提復(fù)合終端結(jié)構(gòu)擊穿電壓的影響規(guī)律。

1 復(fù)合終端結(jié)構(gòu)及其原理

1.1 VLD 與JTE 復(fù)合終端結(jié)構(gòu)

VLD 是通過逐漸減小掩膜窗口令離子一次性注入,再經(jīng)過高溫退火而形成的[10]。VLD 與JTE 復(fù)合終端結(jié)構(gòu)為在VLD 區(qū)末端加入一個JTE 區(qū),其中部分JTE 區(qū)位于VLD 區(qū)內(nèi)部,如圖1 所示。在VLD 與JTE復(fù)合終端結(jié)構(gòu)中,VLD 區(qū)采用鋁離子注入并進行長時間的高溫退火,形成一個結(jié)深和近表面摻雜濃度都漸變的深結(jié)P 區(qū)。因為鋁離子高溫退火時在硅襯底中擴散快,會造成在VLD 末端的位置處即使很小的掩膜窗口也會形成很深的結(jié)深,導(dǎo)致在VLD 區(qū)末端P-N 結(jié)曲率過大,電場強度過于集中,由此造成器件耐壓效果變差。JTE 區(qū)采用硼離子注入,退火時間相對較短,形成一個結(jié)深和近表面摻雜濃度都恒定的淺結(jié)P 區(qū),可以緩解因VLD 區(qū)末端P-N 結(jié)曲率過大而造成的電場強度過于集中的問題。

圖1 VLD-JTE 結(jié)構(gòu)示意圖Fig.1 Schematic figure of VLD-JTE structure

但是,在實際的工藝中,離子注入的退火和硅表面熱生長氧化物等過程會引入雜質(zhì)電荷離子,這些帶正電荷的離子會改變襯底內(nèi)部的電場分布,使耗盡層發(fā)生變化。高壓深結(jié)VLD 結(jié)構(gòu)的末端曲率很大,雖然針對VLD 結(jié)構(gòu)增加了JTE 區(qū)域,但是常用的絕緣性氧化膜SiO2無法有效防止器件表面電荷的累積和離子玷污[11],這些電荷在接近硅襯底表面的地方感應(yīng)出極性相反的電荷,改變了器件的表面電場,造成P-N 結(jié)反向擊穿電壓變小,進而導(dǎo)致在實際的生產(chǎn)工藝中終端結(jié)構(gòu)的耐壓能力變差。

1.2 基于SIPOS 結(jié)構(gòu)的VLD 與JTE 復(fù)合終端結(jié)構(gòu)

為解決界面電荷對VLD 與JTE 結(jié)合終端結(jié)構(gòu)影響較大的問題。本文提出了一種基于SIPOS 結(jié)構(gòu)的VLD與JTE 復(fù)合終端結(jié)構(gòu),具體如圖2 所示。

圖2 基于SIPOS 的VLD-JTE 結(jié)構(gòu)示意圖Fig.2 Schematic figure of VLD-JTE structure based on SIPOS

本文所提的終端結(jié)構(gòu)分為三個部分:VLD 區(qū)、JTE 區(qū)與覆蓋在襯底表面的SIPOS 結(jié)構(gòu),各部分結(jié)構(gòu)特點如下:(1)VLD 區(qū)摻雜濃度與結(jié)深自左向右逐漸變小,為整個終端結(jié)構(gòu)的主要部分;(2) JTE 區(qū)前段位于VLD 區(qū)域內(nèi)部,受VLD 區(qū)摻雜分布的影響,摻雜區(qū)域也漸變。JTE 區(qū)后端摻雜濃度恒定;(3)襯底上方覆蓋的是SIPOS 結(jié)構(gòu)。SIPOS 結(jié)構(gòu)從主結(jié)位置開始一直覆蓋到截止環(huán)的中心位置。

由于SIPOS 結(jié)構(gòu)自身具有的特點:電中性、與硅接觸的界面不存在高能勢壘、內(nèi)部存在高密度陷阱,相對于絕緣性氧化膜,在工藝上SIPOS 結(jié)構(gòu)不僅能夠防止外界有害雜質(zhì)離子對襯底的沾污,還可以緩和已經(jīng)沾污在襯底表面的有害雜質(zhì)離子對硅表面電場的影響。同時,如果SIPOS 結(jié)構(gòu)被離子沾污后,會在表面附近感應(yīng)出極性相反的電荷,這些電荷漂移到SIPOS層內(nèi)將和外表面電荷中和,或被陷阱捕獲,從而形成一個小的空間電荷區(qū)[12],故本文所提出的結(jié)構(gòu)對外加電場也具有一定的屏蔽作用,對鈍化也有幫助。

此外,由于SIPOS 結(jié)構(gòu)具有半絕緣性,可以起到阻性場板的作用[2],對襯底的表面電場也起到調(diào)制的作用,從而提升器件反向耐壓水平,而界面電荷對器件擊穿電壓的影響也會顯著降低[12]。

2 所提結(jié)構(gòu)耐壓特性的仿真分析

本文以3.3 kV 芯片的終端為例,利用TCAD 仿真分析所提出的VLD-JTE-SIPOS 結(jié)構(gòu)的耐壓特性,如圖3 所示選定整個襯底厚度為700 μm,寬度為2000 μm。

圖3 掩膜示意圖Fig.3 Schematic figure of the mask

VLD 區(qū)域擴散窗口的開始位置為200 μm 處(左側(cè)是主結(jié)),最后一個擴散窗口的末端位置為700 μm 處,具體所采用的掩膜方案為:每一段遮掩加右側(cè)相鄰的擴散窗口長度之和固定為85 μm,擴散窗口依次為:L1=80 μm,L2=70 μm,L3=60 μm,L4=50 μm,L5=40 μm,L6=30 μm,L7=10 μm,如圖3 所示。鋁離子高溫擴散后,在140～860 μm 處形成VLD 區(qū)域,總長度為720 μm(不包含主結(jié)),結(jié)深最大處為127 μm。

JTE 區(qū)采用硼離子注入并高溫擴散的方案形成一個結(jié)深為13 μm 的JTE 區(qū)域。該區(qū)域位于720～1100 μm 處,總長度為380 μm,其中有140 μm 位于VLD區(qū)域中。而SIPOS 結(jié)構(gòu)在仿真中的具體參數(shù)[13]如表1所示。

表1 SIPOS 結(jié)構(gòu)的仿真參數(shù)Tab.1 Simulation parameters of SIPOS structure

仿真得到的結(jié)構(gòu)和近表面摻雜濃度變化情況分別如圖4 和圖5 所示。

圖4 仿真中結(jié)構(gòu)的摻雜分布圖Fig.4 The doping distribution of the structure in simulation

圖5 結(jié)構(gòu)的摻雜濃度變化曲線圖Fig.5 The doping concentration curve of the structure

由圖4 和圖5 可見,在仿真中,整個終端區(qū)域的近表面摻雜濃度和結(jié)深在300 μm 的位置達到最大值,之后逐漸變小。在JTE 區(qū)的起始位置720 μm 處(如圖4 與圖5 中A 點所示),近表面摻雜濃度出現(xiàn)輕微增加,之后繼續(xù)遞減。在860 μm 處VLD 區(qū)結(jié)束(如圖4 與圖5 中的B 點所示),之后的近表面摻雜濃度和結(jié)深恒定直至JTE 區(qū)結(jié)束。曲線最末端為截止環(huán)的摻雜濃度變化情況(如圖4 和圖5 中的C 點所示)。

在無界面電荷的情況下,VLD-JTE-SIPOS 結(jié)構(gòu)的擊穿電壓達到了8300 V,擊穿位置位于JTE 區(qū)末端處,如圖6 所示。由圖6 可見,電場強度最大點位于JTE 區(qū)域的末端位置(如圖6 中A 點所示)。擊穿時的最大場強為1.96×105V·cm-1,低于工業(yè)上判斷器件擊穿場強的標(biāo)準(2.5×105V·cm-1)[14]。

圖6 仿真中結(jié)構(gòu)的擊穿位置圖Fig.6 The breakdown position of the structure in simulation

在實際生產(chǎn)工藝中,SIPOS 結(jié)構(gòu)由于自身的特性,比絕緣性氧化膜SiO2產(chǎn)生的界面電荷更少。本文僅在相同界面電荷濃度下對VLD-JTE-SIPOS 結(jié)構(gòu)與VLD-JTE-SiO2結(jié)構(gòu)的擊穿電壓進行仿真對比。在仿真時,兩種結(jié)構(gòu)的VLD 區(qū)域與JTE 區(qū)域完全一樣。

選取界面電荷濃度為0,1×1011以及6×1011cm-2,對兩種結(jié)構(gòu)的耐壓情況進行仿真分析,結(jié)果如圖7 所示。由圖7 可見,當(dāng)界面電荷存在時,新結(jié)構(gòu)的擊穿電壓始終高于VLD-JTE-SiO2結(jié)構(gòu)的擊穿電壓。不同界面電荷濃度對應(yīng)的具體擊穿電壓如表2所示。

表2 兩種結(jié)構(gòu)的擊穿電壓對比表Tab.2 The breakdown voltages of the two structures at different concentrations of interfacial charges

圖7 擊穿電壓對比圖Fig.7 Breakdown voltage comparison

在實際生產(chǎn)中SIPOS 結(jié)構(gòu)相對于SiO2還具有良好的抗污染性,且SIPOS 結(jié)構(gòu)與硅襯底之間復(fù)合中心密度很低。所以實際生產(chǎn)中,所提結(jié)構(gòu)的擊穿電壓會比VLD-JTE-SiO2結(jié)構(gòu)的擊穿電壓高得多。

3 新結(jié)構(gòu)關(guān)鍵影響因素分析

3.1 溫度對擊穿電壓的影響

在實際工況下,芯片的溫度會逐漸升高至125 ℃。溫度會對本征載流子濃度產(chǎn)生影響,進而影響到器件的擊穿電壓。因此,需要研究溫度對器件擊穿電壓的影響。

設(shè)定界面電荷濃度為4×1011cm-2,選取溫度為300,350,400,450 K,對新結(jié)構(gòu)的耐壓情況進行仿真分析,結(jié)果如圖8 所示。

圖8 不同溫度下的擊穿電壓曲線圖Fig.8 Breakdown voltage curves at different temperatures

由圖8 可以看出隨著溫度的提高,新結(jié)構(gòu)的漏電流與擊穿電壓都不斷提高。漏電流的大小在450 K 時比室溫下高出三個數(shù)量級。

對于硅襯底來說,其擊穿電壓可以表示為[15]:

式中:Eg表示禁帶寬度;NB表示摻雜濃度。由于硅襯底材料具有正溫度系數(shù),隨著溫度的升高擊穿電壓不斷變大。其原因為隨著溫度升高,載流子平均自由程減小,兩次碰撞之間獲得的能量減小,要達到原來擊穿能量所需要的電場強度增大,所以P-N 結(jié)臨界擊穿電場強度Ec增大,進而使P-N 結(jié)反向擊穿電壓隨溫度升高而增大。

而對于漏電流來說,漏電流隨溫度的變化主要是由本征載流子的溫度特性造成[16],而本征載流子的濃度與溫度的關(guān)系可以表示為[17]:

式中:NC和NV分別表示導(dǎo)帶能級和價帶能級。當(dāng)材料一定的情況下,本征載流子濃度ni會隨著溫度上升而升高,進而導(dǎo)致圖8 所示的漏電流隨溫度上升而增大。

3.2 界面電荷對擊穿電壓的影響

在目前工藝中,可以將界面電荷的濃度控制在一定范圍內(nèi),但始終無法避免界面電荷的存在,所以必須考慮界面電荷對擊穿電壓的影響。

雖然VLD-JTE-SIPOS 結(jié)構(gòu)的擊穿電壓受界面電荷的影響較小,但是仍需考慮界面電荷對結(jié)構(gòu)擊穿電壓的影響。選取界面電荷濃度為0,1×1011,3×1011,4×1011及6×1011cm-2,對新結(jié)構(gòu)的耐壓情況進行仿真分析,結(jié)果如圖9 所示。由圖9 可以看出,隨著界面電荷濃度的增加,終端的擊穿電壓不斷下降。目前,在工業(yè)生產(chǎn)過程中,界面電荷濃度可以控制在4×1011cm-2以下。此外,所提結(jié)構(gòu)在界面電荷濃度為4×1011cm-2時,擊穿電壓仍能達到4000 V 以上(保留20%以上的裕量),在擊穿時最大擊穿場強為1.96×105V·cm-1。滿足了3.3 kV 等級的深結(jié)芯片的耐壓需求。

圖9 不同濃度的界面電荷下的擊穿電壓圖Fig.9 Breakdown voltage at different concentrations of interface charges

3.3 JTE 區(qū)長度對擊穿電壓的影響

為了充分發(fā)揮JTE 區(qū)的作用,JTE 的長度不能過短。JTE 區(qū)的起始位置為720 μm 處,JTE 區(qū)末端位置的變化對擊穿電壓的影響如圖10 所示。JTE 長度的不斷增加,會使空間電荷區(qū)不斷地展寬,進而使擊穿電壓不斷提高。

圖10 JTE 末端不同位置時的擊穿電壓圖Fig.10 Breakdown voltage diagram at different positions of JTE terminal

3.4 SIPOS 氧含量對擊穿電壓的影響

SIPOS 結(jié)構(gòu)是在多晶硅Poly 的工藝基礎(chǔ)上制作的。在氣相淀積SIPOS 結(jié)構(gòu)的過程中要引入一定比例的N2O 氣流,產(chǎn)生的具體反應(yīng)可以表示為:

式中:x大于0 而小于等于2,它標(biāo)志著摻氧多晶硅的氧含量,決定了SIPOS 的各種物理化學(xué)性質(zhì)、生長速率、腐蝕速率等。

SIPOS 的電學(xué)性質(zhì)介于二氧化硅與多晶硅之間,二氧化硅與多晶硅電學(xué)特性如表3 所示。SIPOS 的氧含量越高其性質(zhì)就越接近二氧化硅,氧含量越低其性質(zhì)就越接近多晶硅場板。

表3 多晶硅與二氧化硅部分電學(xué)特性對比表Tab.3 Comparison of electrical properties between polysilicon and silicon

文獻[18]中給出了SIPOS 在氧含量占整體質(zhì)量的15%～35%范圍內(nèi)變化時,各種電學(xué)特性的對應(yīng)變化情況,而對應(yīng)不同氧含量時的介電常數(shù)也隨之變化[18-20]。結(jié)合以上文獻給出的具體參數(shù)和變化規(guī)律,確定在仿真中不同氧含量的SIPOS 對應(yīng)的電學(xué)特性如表4 所示。但是SIPOS 的各種電學(xué)特性還受到制備過程中的具體工藝的影響,因此,本仿真僅反映擊穿電壓隨著氧含量的變化而變化的一般規(guī)律。

表4 仿真中不同電學(xué)特性對應(yīng)的擊穿電壓表Tab.4 The breakdown voltages of the two structures at different concentrations of interfacial charges

由表4 可見,隨著SIPOS 結(jié)構(gòu)氧含量的減少,SIPOS 覆蓋的器件的擊穿電壓也不斷提高。氧含量過高的SIPOS 結(jié)構(gòu)性質(zhì)接近二氧化硅,對襯底的電場調(diào)制效果會削弱。氧含量過低則SIPOS 結(jié)構(gòu)接近于多晶硅,會產(chǎn)生較大的漏電流和歐姆電流,另對界面電荷的捕獲效果也會削弱[13]。因此,在實際生產(chǎn)工藝中通常根據(jù)需要選用氧含量合適的SIPOS 結(jié)構(gòu)。

4 結(jié)論

本文提出了一種VLD-JTE-SIPOS 的復(fù)合終端結(jié)構(gòu),并對VLD-JTE-SIPOS 的復(fù)合終端結(jié)構(gòu)關(guān)鍵參數(shù)進行了仿真分析研究。結(jié)論如下:

(1)本文所提出的VLD-JTE-SIPOS 的復(fù)合終端結(jié)構(gòu),能有效改善界面電荷對VLD-JTE 的復(fù)合終端結(jié)構(gòu)擊穿電壓的影響。

(2)采用VLD、JTE 及SIPOS 技術(shù)設(shè)計了一款3.3 kV 的高壓深結(jié)終端,并對其關(guān)鍵參數(shù)進行了仿真分析,可以看出隨著SIPOS 結(jié)構(gòu)氧含量的減少,新結(jié)構(gòu)的擊穿電壓不斷提高。而隨著溫度與界面電荷濃度的增加,新結(jié)構(gòu)的擊穿電壓會不斷下降。在界面電荷濃度為4×1011cm-2的時候,實現(xiàn)了4000 V 以上的耐壓。本文提出的結(jié)構(gòu)提高了終端的擊穿電壓且減少了界面電荷的影響,從而提高了器件的穩(wěn)定性和可靠性。希望能對以后的復(fù)合終端結(jié)構(gòu)設(shè)計提供思路。