易顯剛 黃虎城

摘要：隨著電子技術(shù)的發(fā)展，頻率計(jì)的應(yīng)用越來越廣泛，本文設(shè)計(jì)了一種基于FPGA的高精度頻率計(jì)，該頻率計(jì)以FPGA和單片機(jī)為核心，能夠高精度的對(duì)信號(hào)頻率進(jìn)行測(cè)量，在測(cè)量范圍、精度和穩(wěn)定性方面都有優(yōu)異的性能。

關(guān)鍵詞：數(shù)字頻率計(jì);計(jì)數(shù)法;高精度

1 系統(tǒng)的整體設(shè)計(jì)

本文設(shè)計(jì)的高精度頻率計(jì)硬件部分主要包括寬帶通道放大器、高速比較器、單片機(jī)以及FPGA等幾部分組成。系統(tǒng)的運(yùn)行原理如下：?jiǎn)温氛倚盘?hào)經(jīng)過寬帶通道放大器，由放大器進(jìn)行放大，最大可以得到26dB的電壓增益;在放大以后信號(hào)進(jìn)入高度比較器，由其整形成方波信號(hào)，并且輸入到FPGA，由FPGA將方波信號(hào)進(jìn)行分頻，然后計(jì)數(shù)，最終將結(jié)果發(fā)送給單片機(jī);單片機(jī)在得到技術(shù)結(jié)果以后，會(huì)選擇精度最高的結(jié)果，并根據(jù)其計(jì)算出頻率、時(shí)間間隔和占空比等信息，并由液晶顯示屏將結(jié)果顯示出來。同時(shí)，單片機(jī)還能夠?qū)PGA進(jìn)行控制。為了提高信號(hào)傳輸?shù)姆€(wěn)定性，在不同硬件模塊之間，通過“雙絞線”來進(jìn)行信號(hào)傳輸。

2 系統(tǒng)的硬件設(shè)計(jì)

2.1 供電模塊設(shè)計(jì)

本文設(shè)計(jì)的高精度頻率的電源選擇±5V的雙電源;應(yīng)用了AMS1117-3.3來獲得3.3V的電壓，這樣可以保證電壓穩(wěn)定保持在3.3V，不受負(fù)載影響;接口芯片、FPGA和單片機(jī)的供電由FFC線、杜邦線和通用串行總線接口來完成。

2.2 寬帶通道放大器

本系統(tǒng)采用OPA847作為寬帶通道放大器，該芯片是一種寬帶、極低噪聲電壓反饋運(yùn)算放大器，具有較高的穩(wěn)定性。其帶寬可以達(dá)到3.9GHz;壓擺率達(dá)到950V/μS;輸入噪聲0.85nV/√Hz。

2.3 高速比較器

本系統(tǒng)采用TLV3501芯片作為高速比較器，這是一種軌至軌高速比較器，軌至軌時(shí)間為4.5ns，比較速度非?？欤軌虮容^的信號(hào)頻率范圍也比較大，可以達(dá)到100MHz。

在本系統(tǒng)中，采用了SOIC封裝方式來進(jìn)行OPA847和TLV3501的封裝，并且應(yīng)用了同樣的引腳排列方式，通過這樣的設(shè)計(jì)，能夠使印刷電路板可以同時(shí)供這兩塊芯片兼容使用。印刷電路板中的信號(hào)傳輸線設(shè)計(jì)的盡可能的短，并且采用平面銅對(duì)底線進(jìn)行了覆蓋，采用了共點(diǎn)接地的方式。

2.4 FPGA

本系統(tǒng)中采用了Cyclone-EP4CE6E22C8N芯片，這種芯片的優(yōu)點(diǎn)，其穩(wěn)定工作晶振頻率可以達(dá)到50MHz，可穩(wěn)定倍頻至100MHz，能夠?qū)崿F(xiàn)數(shù)據(jù)的并行處理。此外，該芯片的成本和功耗都比較低，因此應(yīng)用這一芯片能夠?qū)ο到y(tǒng)的成本和功耗進(jìn)行有效控制，提高設(shè)計(jì)的高精度頻率計(jì)的應(yīng)用范圍。

2.5 放大器的穩(wěn)定性設(shè)計(jì)

在本系統(tǒng)中，放大器是重要的組成部分，為了保證系統(tǒng)的功能，放大器需要達(dá)到絕對(duì)的穩(wěn)定，因此其不僅要避免接近自激振蕩條件，而且還留有一定的富裕量。對(duì)于放大器而言，其富裕量越大，其越南產(chǎn)生自激振蕩。本系統(tǒng)中選擇的放大器為OPA847，因此在選擇放大電路參數(shù)時(shí)，應(yīng)最大程度上距離其自激振蕩條件遠(yuǎn)一些。

在系統(tǒng)運(yùn)行過程中，不良接地、不充分的供電電源濾、輸入雜散電容、高頻噪聲、前沿校正以及大容量容性負(fù)載都可能會(huì)影響到放大器的穩(wěn)定性。因此本系統(tǒng)在設(shè)計(jì)過程中采用了針對(duì)性的設(shè)計(jì)，降低這些因素的影響。本頻率計(jì)采用了整個(gè)系統(tǒng)完全共地的接地方式，通過電源旁路電容使電路的穩(wěn)定性得到了顯著的提升，電源和地之間采用了10μF的電容，并且并聯(lián)了一個(gè)0.1μF的陶瓷電容;為了降低負(fù)載電容的影響，還在輸出端增加了一個(gè)串聯(lián)電路;選擇的放大器本身具有極低噪聲。選擇了26dB的通帶增益，也有利于其保持最佳穩(wěn)定狀態(tài)。

3 軟件設(shè)計(jì)

在控制程序的而設(shè)計(jì)方面，本文以MSP430F5529作為控制核心，由其來進(jìn)行FPGA和顯示等的控制;Cyclone-EP4CE6E22C8N為信號(hào)處理核心，進(jìn)行方波信號(hào)分頻和技術(shù)等工作。本系統(tǒng)應(yīng)用了“多路并行計(jì)數(shù)法”，主程序流程圖如圖1中所示：

4 性能測(cè)試

4.1 頻率和周期測(cè)量功能

通過向數(shù)字頻率計(jì)輸入有效值和頻率不同的正弦波來對(duì)數(shù)字頻率計(jì)的頻率和周期測(cè)量功能進(jìn)行測(cè)試發(fā)現(xiàn)，該頻率計(jì)能夠?qū)崿F(xiàn)對(duì)1Hz～199MHz、10mVrms～1Vrms的正弦波能進(jìn)行頻率測(cè)量，相對(duì)誤差在0.0001%，具有優(yōu)異的性能。

4.2 時(shí)間間隔測(cè)量功能

通過向數(shù)字頻率計(jì)輸入兩路同頻同壓有時(shí)間間隔的方波信號(hào)對(duì)時(shí)間間隔測(cè)量功能進(jìn)行測(cè)試，結(jié)果顯示其能夠?qū)?00Hz～1MHz、50mV～1V的同頻方波進(jìn)行時(shí)間間隔測(cè)量。測(cè)量的范圍可以達(dá)到1μs～100ms，相對(duì)誤差在1%以內(nèi)。

結(jié)論

本文以FPGA和單片機(jī)為核心設(shè)計(jì)了一個(gè)高精度頻率計(jì)，通過測(cè)試發(fā)現(xiàn)，該頻率計(jì)具有良好的頻率和周期、時(shí)間間隔等的測(cè)量功能，在測(cè)量范圍、精度和穩(wěn)定性方面都有優(yōu)異的性能。

參考文獻(xiàn)

[1]王永良， 宋政湘. 基于FPGA的同步測(cè)周期高精度數(shù)字頻率計(jì)的設(shè)計(jì)[J]. 電子設(shè)計(jì)應(yīng)用， 2004（12）：4.

[2]董勃， 王直， 于航，等. 基于FPGA的高精度頻率計(jì)[J]. 計(jì)算機(jī)與現(xiàn)代化， 2021（6）：5.

[3]宋思明， 陳鐵軍， 李垣燊，等. 基于FPGA的高精度數(shù)字頻率計(jì)[J]. 信息通信， 2019（6）：3.