劉 艷 高大慶 張華劍 李繼強 高 杰 上官靖斌 李明睿 金雪劍

1（中國科學院近代物理研究所 蘭州 730000）

2（中國科學院大學 北京 100049）

Kicker電源是強流重離子加速器（High Intensity Heavy-ion Accelerator Facility，HIAF）實現(xiàn)束流快速注入引出的關鍵設備之一。HIAF-Kicker電源由多個Kicker電源模塊組成，電源模塊全部放置在加速器隧道外電源間內，通過傳輸電纜與負載磁鐵相連接。單模塊Kicker電源采用氫閘流管作為放電開關和脈沖形成網(wǎng)絡（Pulse Formed Net，PFN）結合固態(tài)馬克斯（Marx）發(fā)生器技術［1］的兩種方案來獲得脈沖勵磁電流，單模塊電源工作方式如圖1所示。

圖1 HIAF-Kicker單模塊電源工作框圖Fig.1 The working block diagram of HIAF-Kicker single module

HIAF-Kicker電源對通信系統(tǒng)提出了以下要求：

1）單個雙極性固態(tài)PFN-Marx發(fā)生器中絕緣柵雙極型晶體管（Insulated Gate Bipolar Transistor，IGBT）數(shù)量龐大，目前使用64個，之后最大擴充至160個。Kicker電源通信系統(tǒng)需要通過網(wǎng)絡將上位機設定的160路IGBT的周期、延時、脈寬控制參數(shù)（大小約1.875 KB）精確下發(fā)至每個IGBT開關，完成多路開關的驅動控制。

2）HIAF-Kicker電源輸出波形速度快，上升、下降時間在幾十納秒到百納秒范圍內，平頂寬度約為幾個微秒。HIAF計劃采用2.5 GSPS采樣率、12 bit精度的單通道模/數(shù)轉換（Analog-to-Digital Converter，ADC）采集卡對每臺Kicker電源波形進行采集，并將多臺Kicker波形數(shù)據(jù)在控制器匯總后通過通信系統(tǒng)回讀至上位機。為了縮減數(shù)據(jù)量，高速采集卡擬采用截取包含波形脈沖及其前后部分進行傳輸?shù)姆桨?，截取波形部分不超過周期的千分之一，即單個Kicker采集卡每秒獲得有效數(shù)據(jù)量最大約3.6 MB。根據(jù)HIAF設計要求，單個電源間內的Kicker電源最多為13臺，因此通信系統(tǒng)每秒回讀的最大波形數(shù)據(jù)量為46.8 MB，即傳輸速率為374.4 Mbps。為方便將來提升波形采樣速率，并為Kicker波形數(shù)據(jù)添加控制信息留出余量，要求通信系統(tǒng)預留千兆級波形數(shù)據(jù)回讀通路。

3）Kicker電源高電壓大電流工作方式對通信系統(tǒng)會造成一定的電磁干擾，要求通信系統(tǒng)工作穩(wěn)定。

在加速器注入引出電源系統(tǒng)中有多種數(shù)據(jù)通信方式。德國重離子研究中心、大型強子對撞機（Large Hadron Collider，LHC）系統(tǒng)和上海同步輻射光 源（Shanghai Synchrotron Radiation Facility，SSRF）采用分布式機箱、現(xiàn)場總線和基于德國西門子（SIEMENS）公司的可編程邏輯控制器（Programmable logic Controller，PLC）的方案用于快Kicker磁鐵和電源的互鎖控制［2-5］。蘭州重離子加速器冷卻儲存環(huán)（Heavy Ion Research Facility in Lanzhou，HIRFL）Kicker電源控制器采用內嵌微處理器（Advanced RISC Machine，ARM）的現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）為核心處理單元［6］，通過軟件操作方式進行數(shù)據(jù)通信。其中PLC和分布式機箱應用廣泛，但靈活性不足，且不適用于特殊控制場合。采用可編程片上系統(tǒng)（System On a Programmable Chip，SOPC）技術和內嵌ARM處理器的FPGA方案能提升系統(tǒng)集成度、有效減小硬件的尺寸和功耗［7］，但會大大消耗系統(tǒng)資源、降低CPU的工作效率［8］。而FPGA硬件描述IP核（Intellectual Property Core）的并行處理結構可以提高數(shù)據(jù)的傳輸和處理能力，因此HIAF-Kicker控制器內部通信和邏輯單元全部采用硬件描述語言處理方案。在工業(yè)控制領域通信協(xié)議方案中，Modbus因傳輸速度慢、距離短而應用受限。Modbus/TCP將Modbus協(xié)議嵌入到TCP協(xié)議的應用層，傳輸可靠性高，然而其采用輪詢式閉環(huán)的通信方式，傳輸效率較低［9］，實時性不能滿足HIAF-Kicker的需求。TCP協(xié)議適用于可靠性要求高的應用環(huán)境，UDP協(xié)議沒有TCP協(xié)議的3次握手、確認應答等環(huán)節(jié)，因此速度更快，且在點對點傳輸應用中可靠性較高。此外，由于TCP協(xié)議通信方式復雜，通過硬件描述方式實現(xiàn)難度較大，而UDP硬件設計的方案復雜度低、易于實現(xiàn)［10］。因此采用UDP硬件描述協(xié)議棧的通信方式更適用于HIAF-Kicker電源通信的需求。本文介紹了基于Xilinx Kintex-7 FPGA可編程硬件平臺，采用HDL硬件描述UDP協(xié)議棧的HIAFKicker電源通信系統(tǒng)，并通過多路IGBT通信功能測試、參數(shù)收發(fā)穩(wěn)定性測試、回讀通路速率測試，驗證該系統(tǒng)滿足HIAF-Kicker電源通信需求。

1 HIAF-Kicker電源通信系統(tǒng)

1.1 基于HDL硬件描述語言的UDP核

TCP/IP是當今計算機網(wǎng)絡界廣泛使用的協(xié)議，分為應用層、傳輸層、網(wǎng)絡層和網(wǎng)絡接口層。UDP協(xié)議屬于TCP/IP結構體系的傳輸層協(xié)議。Kicker通信系統(tǒng)百路IGBT控制參數(shù)下發(fā)和高速波形數(shù)據(jù)回讀保留不同的傳輸通路，兩種數(shù)據(jù)通路都基于相同原理的UDP核作為數(shù)據(jù)通信控制單元。UDP核原理圖如圖2所示，其中UDP核內的數(shù)據(jù)發(fā)送和接收實際是一個打包和解封的過程，發(fā)送時將原始數(shù)據(jù)按照TCP/IP規(guī)定模型從內到外依次添加當前分層所必須的“首部”信息，最終將打包好的以太網(wǎng)幀發(fā)送到物理層通過網(wǎng)絡傳輸出去，數(shù)據(jù)接收過程則順序相反［11-12］。

圖2 基于HDL硬件描述語言的UDP核原理圖Fig.2 The principle framework of HDL based UDP core

系統(tǒng)采用分層模塊化設計，既保證設計的穩(wěn)定性，同時提高系統(tǒng)的可維護性［13］?；贖DL硬件描述語言的UDP核從上到下分為UDP模塊、IP模塊和MAC層模塊。其中，MAC層通過千兆媒體獨立接口（Gigabit Medium Independent Interface，GMII）和88E1111以太網(wǎng)芯片進行數(shù)據(jù)傳輸。當數(shù)據(jù)從主機通過網(wǎng)絡介質傳輸至本地控制器時，MAC模塊將經(jīng)過地址匹配后的數(shù)據(jù)傳輸至網(wǎng)絡層IP模塊。IP數(shù)據(jù)報包含版本、首部校驗和、源地址和目的地址等信息。UDP TX將數(shù)據(jù)通過源端口發(fā)送出去，而UDP RX通過目標端口接收數(shù)據(jù)。在接收數(shù)據(jù)時UDP模塊通過125 MHz數(shù)據(jù)收發(fā)時鐘接收從IP模塊傳達的8 bit的字節(jié)流，然后將這8 bit數(shù)據(jù)流在User Module中進行格式重組、解析和數(shù)據(jù)分發(fā)。

硬件UDP核由于可調用函數(shù)資源較少，為保證邏輯功能完整需要消耗較多芯片資源。為了提高運行的穩(wěn)定性，硬件方案選用高性能、高性價比的Xilinx Kintex-7 FPGA器件，其相比于傳統(tǒng)FPGA資源豐富，有利于減小因為邏輯資源短缺帶來的故障風險。此外，Kintex-7 FPGA內嵌入了數(shù)字信號處理單元（Digital Signal Processing，DSP）、高速串行擴展總 線（Peripheral Component Interconnect Express，PCIE）、高速收發(fā)器（Gigabyte Transceiver，GTX）等，便于升級優(yōu)化。各模塊采用FPGA并行處理方式，模塊間相對獨立、通過模塊例化方式進行不同層級數(shù)據(jù)流控制。每個協(xié)議層模塊根據(jù)相應協(xié)議處理各自數(shù)據(jù)，并使用有限狀態(tài)機控制數(shù)據(jù)的處理流程。圖3以百路IGBT控制參數(shù)下發(fā)通路中的通信控制單元為例，主要包含：TOP模塊、UDP模塊、IP模塊，每個模塊初始運行在IDLE循環(huán)等待模式下，當接收到上位機發(fā)送的參數(shù)時，每個模塊內部根據(jù)設定狀態(tài)圖流程處理各自數(shù)據(jù)，直至當前層數(shù)據(jù)輸出則回到原始狀態(tài)，如此循環(huán)。

圖3 數(shù)據(jù)接收狀態(tài)圖Fig.3 The state chart diagram of data receiving

1.2 HIAF-Kicker電源通信系統(tǒng)結構

在保證UDP核穩(wěn)定運行的基礎上，電源通信系統(tǒng)還需要考慮系統(tǒng)集成度、數(shù)據(jù)收發(fā)穩(wěn)定性等關鍵問題。為此，系統(tǒng)基于中國科學院近代物理研究所自主研發(fā)控制器，通過以太網(wǎng)物理層收發(fā)芯片88E1111、RJ45接口連接千兆網(wǎng)線與PC操作軟件進行數(shù)據(jù)通信。此外，為了適應HIAF-Kicker高壓強電磁干擾的工作環(huán)境、提高數(shù)據(jù)傳輸?shù)姆€(wěn)定性，采用光纖觸發(fā)模式進行IGBT開關控制。具體控制結構為：單模塊Kicker電源內采用主控制器加多模塊光纖扇出子卡的結構。控制器預留多組光纖子卡接口、每個接口包含4個IO輸出端口，可根據(jù)所需控制信號數(shù)量不同增減子卡數(shù)量，子卡配備HFBR2522Z光電接收器和HFBR1522Z光電發(fā)射器。同時對控制器外加屏蔽殼以減少電磁干擾、增強了系統(tǒng)的穩(wěn)定性。

通信系統(tǒng)的結構如圖4所示。其中，DATA STREAM1為電源控制參數(shù)下發(fā)通路，由上位機操作軟件寫入?yún)?shù)、通過千兆網(wǎng)線由RJ45和以太網(wǎng)芯片傳輸至數(shù)字控制器FPGA內部，UDP Receive模塊接收、處理參數(shù)后將其傳給Logic1模塊，Logic1模塊經(jīng)過計算緩存后把數(shù)據(jù)分發(fā)給不同光纖扇出子卡，最終光纖扇出子卡輸出光控制信號至各自連接的IGBT驅動，由驅動控制電源的各個IGBT開關。DATA STREAM2為預留的高速波形數(shù)據(jù)回讀通路。其中，UDP Receive和UDP Send分別為控制參數(shù)下發(fā)通路和波形數(shù)據(jù)回讀通路中的通信控制單元。

圖4 HIAF-Kicker電源通信系統(tǒng)結構圖Fig.4 The structure diagram of HIAF-Kicker communication system

1.3 Kicker電源上位機操作軟件

根據(jù)HIAF-Kicker電源多路IGBT的控制需求，Kicker電源上位機采用Socket套接字通信機制和C#網(wǎng)絡編程技術實現(xiàn)。操作軟件主要由控制器端口信息設置區(qū)、電源開關機按鍵、電源配置參數(shù)設置區(qū)、信息打印區(qū)4部分組成。通過C#網(wǎng)絡編程技術完成UDP數(shù)據(jù)發(fā)送和接收，設計流程包含：創(chuàng)建Socket、設置服務端信息、監(jiān)聽客戶端、創(chuàng)建鏈接、接收、發(fā)送數(shù)據(jù)、結束幾個環(huán)節(jié)，上位機界面如圖5所示。

圖5 Kicker上位機用戶界面Fig.5 User interface of Kicker software in host PC

2 系統(tǒng)測試

2.1 HIAF-Kicker電源多路IGBT控制參數(shù)通信測試

如圖6所示，通過Vivado ILA邏輯分析儀觀測從Kicker上位機發(fā)送至FPGA內的控制參數(shù)。ILA觸發(fā)后在Udp_sdma_rx_data端口接收到的第一組數(shù)據(jù)分別為ff（標志位）、01、7d、78、40；00、00、00、01；00、00、00、fa；與圖5配置的Chl_1 Period（周期）、Delay（延時差）、PWM（Pulse Width Modulation，脈沖寬度調制）3個參數(shù)：25 000 000、1、250的十六進制格式一致，表明多路IGBT控制參數(shù)下發(fā)、解析成功。

圖6 ILA接收數(shù)據(jù)觀測Fig.6 Receiving data observed in ILA

圖7以HIAF-Kicker電源PFN-Marx發(fā)生器兩路IGBT驅動控制為例。Kicker上位機發(fā)送chl_1控制參數(shù)為：周期（Period）為1 s，脈寬（PWM）為2μs，延時差（Delay）為1 ns；chl_2參數(shù)為：周期（Period）為1 s，脈寬（PWM）為2μs，延時差（Delay）為400 ns。圖7中結果顯示：通信系統(tǒng)完成上位機與HIAFKicker電源的數(shù)據(jù)通信，滿足多路IGBT開關精確控制功能。

圖7 上位機控制Kicker IGBT驅動板波形輸出Fig.7 Output waveform of Kicker IGBT driver controlled by host PC

2.2 參數(shù)收發(fā)穩(wěn)定性測試

通過網(wǎng)絡調試助手對IGBT參數(shù)下發(fā)通路進行7次不同數(shù)據(jù)量的UDP回環(huán)測試。為了模擬HIAFKicker高壓強電磁干擾的工作環(huán)境，測試在HIRFLCSRe Kicker電源間進行。測試結果如表1所示，該結果顯示在Kicker高壓強電磁干擾環(huán)境下多次參數(shù)收發(fā)過程中無數(shù)據(jù)丟失與誤碼現(xiàn)象，滿足系統(tǒng)在實際電源參數(shù)下發(fā)操作中的穩(wěn)定性需求。

表1 參數(shù)收發(fā)穩(wěn)定性測試Table 1 The stability test of Kicker parameters sending and receiving

2.3 數(shù)據(jù)回讀速度測試

通過抓包工具Wireshark對系統(tǒng)回讀通路中數(shù)據(jù)發(fā)送速度進行測試，具體過程如圖8所示。在回讀通路中，當UDP Send模塊連續(xù)發(fā)送3 236個數(shù)據(jù)包至上位機時，Wireshark軟件抓取3 236個數(shù)據(jù)包用時0.028 282 s，其中，每個數(shù)據(jù)包包含有效數(shù)據(jù)為1 023個字節(jié)，通過計算得傳輸速率（傳輸速率=數(shù)據(jù)包個數(shù)×單數(shù)據(jù)包字節(jié)數(shù)×8/傳輸時間）約為936.406 Mbps，測試結果表明該系統(tǒng)滿足HIAFKicker電源在高速采集波形回讀應用中千兆級通信速率的要求。

圖8 Wireshark軟件抓包測試回讀速率Fig.8 Communication test of readback rate by Wireshark software

3 結語

基于硬件語言描述UDP核的HIAF-Kicker電源通信系統(tǒng)具有高速、高穩(wěn)定性、低資源等優(yōu)點。通過對多路IGBT控制參數(shù)通信功能測試、參數(shù)收發(fā)穩(wěn)定性測試和數(shù)據(jù)回讀通信速率測試驗證該系統(tǒng)滿足HIAF-Kicker電源的通信需求。下一步計劃將該系統(tǒng)的通信軟件進行優(yōu)化升級，并在HIAF-Kicker高速波形采集系統(tǒng)設計完成后進行實際的波形回讀應用。