仲 偉,王 仲,陶保震,嚴洪峰,王宏宇
新一代自主可控保護裝置軟硬件平臺技術
仲 偉,王 仲,陶保震,嚴洪峰,王宏宇
(江蘇金智科技股份有限公司,江蘇 南京 211100)
為滿足智能變電站不斷提升的海量高速數(shù)據(jù)處理要求,采用多核SoC+FPGA硬件方案,基于SylixOS嵌入式實時操作系統(tǒng),研究分布式、多板卡結構的保護裝置平臺技術。提出FPGA高速前置數(shù)據(jù)處理設計,討論多板卡互聯(lián)的LVDS高速總線和CAN實時通信技術,并給出多板卡精確時鐘同步和采樣同步方案。基于異構多處理軟件模型,研究了多核多任務并行處理架構,提出利用多板卡數(shù)據(jù)相互校核進一步提高裝置可靠性的技術方案。最后基于軟硬件平臺技術,采用全國產(chǎn)化器件,完成了一系列繼電保護裝置的研制和測試。通過現(xiàn)場試運行檢驗,驗證了該自主可控技術方案的可靠性和先進性。
自主可控;繼電保護;實時操作系統(tǒng);多核SoC;FPGA;背板總線
近年來,為了妥善應對復雜多變的國際形勢對國家用電安全的沖擊,積極響應國家電網(wǎng)及南方電網(wǎng)公司關于大力推進二次設備國產(chǎn)化應用的號召,急需開發(fā)出一套適用于智能和常規(guī)變電站二次設備的統(tǒng)一的軟硬件平臺。該平臺應滿足新一代控制保護裝置平臺化、模塊化、網(wǎng)絡化、智能化方向發(fā)展的需要,采用全國產(chǎn)化的芯片方案,使用國產(chǎn)嵌入式實時操作系統(tǒng),適用于國網(wǎng)、南網(wǎng)的智能及常規(guī)變電站二次設備產(chǎn)品應用。
微機保護經(jīng)過二三十年的發(fā)展,其硬件架構不斷進步,目前中高壓保護裝置在硬件設計上大多采用多板卡多CPU核的分布式設計方式,充分利用多核CPU的處理能力,將功能按照需求合理分布在多CPU或多個CPU核心上執(zhí)行,提高了平臺的整體性能以及可靠性[1-3]。同時由于當前智能變電站大容量高速數(shù)據(jù)處理的要求,特別是在三網(wǎng)(SV、GOOSE、MMS)合一情況下,如果僅僅使用CPU對這些數(shù)據(jù)進行處理,在極端環(huán)境下(如網(wǎng)絡風暴)可能會影響高實時性的計算,例如SV插值、保護計算等。因此需要利用現(xiàn)場可編程門陣列FPGA (Field-programmable Gate Array)的高集成度、高性能、并行處理的特點,對這些數(shù)據(jù)進行預處理,過濾篩選后,才將有效數(shù)據(jù)交給CPU進一步處理,有效降低了CPU的處理工作量,提高了系統(tǒng)實時性。
參照當前相對成熟的基于進口芯片的保護裝置平臺方案[4-11]以及行業(yè)相關技術規(guī)范的要求,平臺總體硬件架構設計如圖1所示。
圖1 平臺硬件架構
根據(jù)平臺化、模塊化的原則,將主要硬件按照功能劃分為CPU板、SV/GOOSE處理板、模擬量采集板和開入開出板四大模塊,各模件均采用智能板卡設計,板卡之間采用背板總線進行通信。除CPU板卡模件必選一塊外,其他板卡均根據(jù)產(chǎn)品需求可選配,例如低壓保護和測控裝置可只選擇一塊CPU板模件,而高壓保護可選多塊CPU板模件,以實現(xiàn)多個CPU數(shù)據(jù)的相互校核,提高保護的可靠性[12-14];對于智能裝置,則輸入輸出模件選擇一塊或多塊SV/GOOSE處理板模件,而常規(guī)裝置則選擇模一塊或多塊模擬量采集板和開入開出板模件。
平臺的CPU板模件均采用全志T3pro和紫光同創(chuàng)FPGA來實現(xiàn),全志T3pro是一顆包含4核ARM Cortex-A7架構處理器的芯片,主頻1.2 GHz,功耗低、性能強、接口豐富、性價比高,其四個核心可以AMP (Asymmetric Multi-Processing)模式分別運行不同的軟件系統(tǒng)。
T3pro與FPGA之間采用千兆GMAC通信,具有傳輸速度快,通道帶寬大的特點,有效保證了T3pro與FPGA之間數(shù)據(jù)交互的實時性。主CPU板硬件總體架構如圖2所示。
圖2 CPU板硬件架構
全志T3pro自帶的EMAC接口,用于實現(xiàn)調試網(wǎng)口;自帶的多個UART接口實現(xiàn)2路RS485、232打印和串口液晶功能;通過內置DDR3控制器提供1G的片外DDR RAM空間;8G EMMC用于實現(xiàn)操作系統(tǒng)的文件系統(tǒng),主要用于存儲引導代碼、固件、設定值文件、報告、錄波等數(shù)據(jù);T3pro的SPI連接EEPROM芯片,用于存儲掉電保存設定值;外部RTC芯片經(jīng)I2C接入T3pro,為整裝置提供實時時間。
FPGA實現(xiàn)3組站控層網(wǎng)口,并通過FPGA邏輯給這三個站控層網(wǎng)口提供報文過濾、風暴抑制等功能,提高站控層網(wǎng)絡的穩(wěn)定性[15];外部對時信號IRIG-B也接入FPGA,由FPGA負責對IRIG-B信號進行時間解碼;此外,F(xiàn)PGA還提供2路HDLC接口,用以實現(xiàn)縱聯(lián)差動與對側裝置的通信功能需求;主CPU板FPGA輸出2路PPS差分信號,用于多板卡之間的采樣同步和精確時鐘同步;LVDS總線實現(xiàn)板間全雙工的數(shù)據(jù)通信,主要用于CPU板與CPU板之間、CPU板與SV/GOOSE處理板之間以及CPU板與模擬量采集板之間高速數(shù)據(jù)交互,傳輸波特率160 Mbps[16-17];CAN總線主要用于CPU板與開入開出板模件之間的高實時數(shù)據(jù)傳輸,傳輸波特率1 Mbps。
相比目前行業(yè)內已廣泛使用的Xilinx Zynq- 7015(雙核Cortex-A9,主頻800 MHz)進口SoC芯片方案,T3pro的CPU核心數(shù)更多、主頻也更高,相應的計算速度也更快,結合AMP模式的應用并合理分配CPU各核的處理任務,使用更少的CPU芯片即可實現(xiàn)同樣的功能;T3pro的外設資源同樣不弱于Zynq-7015,只是Zynq-7015作為SoC芯片,片內還集成了47K的FPGA邏輯資源,這是目前國產(chǎn)同類芯片所不具備的。
SV/GOOSE采集板模件主要應用于智能裝置,用以獲取過程層SV數(shù)據(jù)和收發(fā)過程層GOOSE數(shù)據(jù),采用兆易創(chuàng)新的GD32+紫光FPGA的硬件架構。GD32是一顆Cortex-M4架構的MCU處理器,集成了128K片上RAM,以及3072K的片上FLASH,通過芯片內置的SPI總線掛載FPGA,用以實現(xiàn)FPGA程序的引導加載和調試功能。SV/GOOSE采集板的絕大部分功能均由FPGA實現(xiàn),包括:提供8路光纖以太網(wǎng)口,每個光口均可實現(xiàn)SV數(shù)據(jù)采集以及GOOSE收發(fā)功能;輸入的差分PPS信號,用以同步主CPU的精確時鐘,并且實現(xiàn)多SV/GOOSE板卡間的采樣插值同步;LVDS總線用于SV/ GOOSE采集板與CPU板間的數(shù)據(jù)交互,SV經(jīng)過二次同步插值后的采樣數(shù)據(jù)以及GOOSE濾包后的數(shù)據(jù)均通過LVDS總線發(fā)送給CPU板進一步處理。
模擬量采集板模件主要用以實現(xiàn)常規(guī)裝置的模擬量采集功能,同樣采用GD32+紫光FPGA的硬件架構。MCU處理器GD32在這塊板卡上只是起到FPGA程序的引導加載和調試作用,模擬量采集的功能均由FPGA實現(xiàn)。每塊板卡提供最多4片AD芯片,每片AD提供8個模擬量通道,通過SPI總線分別接入FPGA,由FPGA負責定時觸發(fā)AD采樣轉換以及讀取AD采樣轉換后的模擬量數(shù)值,F(xiàn)PGA將所有模擬量通道的采樣值組織打包成一幀報文后通過背板LVDS總線發(fā)送到CPU板以進行下一步計算處理。板卡輸入的PPS差分信號主要用于多塊模擬量采集板之間的采樣同步,以保證同一臺裝置所有模擬量通道都在同一時間進行采樣轉換。
開入板和開出板主要實現(xiàn)常規(guī)裝置的開關量輸入和輸出功能,采用GD32作為主處理器,開入和開出功能均直接使用GD32芯片的GPIO實現(xiàn)。開入和開出板與主CPU板之間采用GD32內置支持的CAN總線進行通信,CAN總線沒有主從之分,采用多主競爭式總線結構,任意一個節(jié)點可以向任何其他(一個或多個)節(jié)點發(fā)起數(shù)據(jù)通信,靠各個節(jié)點信息優(yōu)先級先后順序來決定通信次序,特別適用于傳輸開關量信息這樣的小數(shù)據(jù)量,高實時性要求的場合。板卡輸入的PPS差分信號,用于同步主CPU板的時間信息,以獲取精確的開入變位時間。
為適應現(xiàn)代電力系統(tǒng)的智能化、自動化發(fā)展趨勢以及智慧能源的發(fā)展需求,對于繼電保護等二次設備處理復雜問題能力的要求不斷提升,使得裝置軟件趨于復雜[18],相應地,對于實時性、可靠性及穩(wěn)定性要求更加嚴苛。為此,如何合理地布局和分配CPU資源,充分利用多CPU及多核架構優(yōu)勢是十分必要的。
軟件平臺的設計以前文的硬件平臺為基礎,采用多CPU多核的分布式設計原則,T3pro擁有4個ARM Cortex-A7核心,分別標記為CORE0-CORE3,CPU以AMP模式運行,其主CPU的總體軟件架構如圖3所示。
圖3 CPU板軟件架構
1) CORE0是采集運算核,以Bare-metal裸跑模式運行,主要實現(xiàn)FPGA交互處理及其他外設的接口,以及輸入數(shù)據(jù)的預處理、輸出數(shù)據(jù)的執(zhí)行;實現(xiàn)SV和AD數(shù)據(jù)的接收預處理、GOOSE收發(fā)處理、統(tǒng)一時間管理、板間背板總線通信(CAN和LVDS總線)、開入開出處理等任務。上電時CORE1-CORE3也是由CORE0負責引導加載,并且正常運行時CORE0也會定期監(jiān)視CPU其他核是否運行正常,如果發(fā)現(xiàn)有異常則會觸發(fā)看門狗復位整個CPU。
2) CORE1是保護運算核,以Bare-metal裸跑模式運行,實現(xiàn)保護邏輯計算功能,完成測量計算、保護邏輯計算、報告處理、錄波處理、自檢等任務。
3) CORE2是啟動運算核,以Bare-metal裸跑模式運行,實現(xiàn)保護邏輯計算功能,完成測量計算、啟動邏輯計算、報告處理、錄波處理、自檢等任務,與CORE1保護運算核配合,實現(xiàn)完整的保護功能。
4) CORE3是系統(tǒng)管理核,運行SylixOS操作系統(tǒng),SylixOS是一款完全開源的國產(chǎn)自主硬實時嵌入式操作系統(tǒng),采用多任務搶占式內核,具有優(yōu)秀的實時性能,兼容POSIX編程標準。CORE3的具體功能以APP應用軟件的形式運行在操作系統(tǒng)之上,主要包括:IEC61850通信(MMS和CMS)、HMI液晶顯示、103通信、打印等功能軟件。
以上T3pro 4個核的軟件運行相互獨立,核間采用IPC(Inter-Processor Communication)與共享內存配合進行數(shù)據(jù)通信[19],同時利用T3pro的MMU(Memory Management Unit)對各核使用的內存進行劃分,這樣各核的私有內存空間將對其他核不可訪問,保證了內存數(shù)據(jù)的相對獨立性,提高了軟件系統(tǒng)的穩(wěn)定性。
在本平臺中,板間通信主要是LVDS總線和CAN總線通信兩種方式。
LVDS總線適用于大數(shù)據(jù)量高實時要求的通信方式[20-22],主要實現(xiàn)多CPU板之間的數(shù)據(jù)交互、CPU板與SV/GOOSE板之間SV數(shù)據(jù)和GOOSE數(shù)據(jù)的傳輸以及CPU板與模擬量采樣板之間AD采樣數(shù)據(jù)的傳輸。各板卡上的LVDS總線通信邏輯均由FPGA實現(xiàn),最多支持16個節(jié)點,節(jié)點地址為0到15。通信采用總線競爭機制,F(xiàn)PGA會實時判別總線是否空閑。如果總線空閑,則占用LVDS總線并發(fā)送數(shù)據(jù);如果總線已被占用,則等待總線空閑后再占用并發(fā)送數(shù)據(jù);如果同時多個節(jié)點請求總線,則節(jié)點地址低的優(yōu)先占用。
CAN總線適用于小數(shù)據(jù)量高實時要求的通信傳輸方式,主要實現(xiàn)CPU板與開入、開出板之間開關量狀態(tài)的傳送。開關量信息在狀態(tài)發(fā)生變化后立刻通過CAN發(fā)送,后續(xù)參考GOOSE發(fā)送機制按照2 ms-2 ms-4 ms-8 ms-5 s 間隔重復發(fā)送,保證了CAN總線信息傳輸實時性和可靠性,同時減輕了通信負擔。
板間同步主要利用PPS信號實現(xiàn),分為采樣同步PPS和時間同步PPS,這兩種PPS信號均由主CPU板上FPGA產(chǎn)生,其他板卡均為被同步端。采樣同步PPS用于同步多塊SV/GOOSE板卡和模擬量采樣板的采樣時刻,時間同步PPS用于精確同步板卡的時鐘信息。
當前SV網(wǎng)絡的組網(wǎng)方式分為星形組網(wǎng)和點對點[23],星形組網(wǎng)方式利用全站同步時鐘源進行同步采樣,采樣值緩沖區(qū)報文中的采樣計數(shù)SmpCnt相同的即為同一時刻的數(shù)據(jù)。但是由于一般裝置計算所需要的采樣頻率與合并單元的采樣頻率(一般為4 kHz)并不一致,因此都需要進行二次采樣插值,以獲取裝置所需采樣頻率的數(shù)據(jù);而點對點方式下,裝置與一個或多個合并單元點對點連接,各合并單元之間并未進行采樣同步,需要根據(jù)SV報文的接收時刻和額定延時進行二次同步采樣。為了保證模擬量數(shù)據(jù)處理的一致性,模擬量采樣板也是采用合并單元的采樣頻率,即4 kHz進行采樣,然后經(jīng)過二次同步采樣插值后再將最終的采樣數(shù)據(jù)提供給CPU板[24]。二次采樣均在各自板卡的FPGA中,根據(jù)采樣同步PPS信號進行精確同步插值。
為了保證裝置多板卡絕對時鐘的一致性,平臺設計了時鐘同步PPS信號,該信號在絕對時鐘0 ms時刻產(chǎn)生上升沿脈沖,結合LVDS和CAN總線的時間同步報文,可以實現(xiàn)多板卡之間的時鐘完全同步。
基于本文的軟硬件平臺開發(fā)了應用于智能和常規(guī)變電站的線路、變壓器、母差保護裝置,及測控、合并單元、智能終端等二次設備。以110 kV變壓器智能保護裝置為例具體說明本平臺的應用。
根據(jù)元件保護相關技術規(guī)范的要求,設計110 kV變壓器智能保護裝置硬件方案:除電源板、液晶板和總線板之外,選擇使用2塊CPU板和2塊SV/GOOSE處理板,這樣就按需組成了一臺完整的變壓器保護裝置,對外提供16路過程層光口用于收發(fā)SV和GOOSE報文、3個站控層網(wǎng)口提供MMS服務、1個調試網(wǎng)口、1個時間同步信號輸入(PPS或IRIG-B),以及1個RS232打印口。CPU板和SV/GOOSE采集板如圖4所示。
圖4 CPU板和SV/GOOSE采集板
110 kV變壓器智能保護裝置軟件方案:采用雙CPU板方案。一塊為主CPU板,除實現(xiàn)保護功能外,還對外提供MMS通信服務,以及實現(xiàn)人機交互、打印、時間同步等功能;另一塊為輔CPU板,只實現(xiàn)保護功能,并不對外提供其他服務。得益于T3pro的4核AMP方案,軟件采用雙CPU“保護+保護”架構,每塊CPU板均實現(xiàn)完整的“保護+啟動”邏輯功能。兩個CPU板之間采用LVDS總線互聯(lián)并交互數(shù)據(jù),同時各CPU板卡上的T3pro也會對另一CPU板T3pro的重要數(shù)據(jù)進行實時校核,只有兩塊CPU數(shù)據(jù)及保護動作行為一致時,才表示保護裝置工作正常。
包括110 kV變壓器智能保護裝置在內的基于本軟硬件平臺開發(fā)的二次設備均一次性通過了第三方檢測,主要測試內容包括:保護功能和性能、動模、電磁兼容、網(wǎng)絡壓力、通信規(guī)約、網(wǎng)絡安全等,各項檢測均合格。其關鍵指標如下:保護動作電流精度和動作時間均滿足或超過檢測標準要求;在多主站通信中支持≥16個MMS客戶端訪問鏈接和≥12個報告實例;在網(wǎng)絡壓力和網(wǎng)絡安全測試中裝置無死機、重啟、面板死機現(xiàn)象,無異常報文。測試結果表明其各項性能及關鍵指標均不輸于基于進口芯片的同類裝置。并且雙CPU“保護+保護”架構相比當前多采用的“保護+啟動”架構要更可靠、更穩(wěn)定,可以極大地降低由于單CPU軟件異常、單芯片故障、單粒子翻轉錯誤等情況造成保護誤動、拒動等裝置異常的可能性。
新一代自主可控保護裝置軟硬件平臺很好地滿足了當前智能變電站和常規(guī)變電站對二次設備的應用要求,在該平臺的基礎上實現(xiàn)了線路、變壓器、母線保護以及測控、智能終端等一系列裝置,且已通過了第三方檢測,具備了入網(wǎng)資格,并且部分設備已參加試點站投運以及掛網(wǎng)試運行近一年。測試及實際運行情況均表明該自主可控平臺穩(wěn)定可靠,性能優(yōu)異,隨著自主可控國產(chǎn)化軟硬件的逐步應用將極大增強變電站抵御外部風險的能力,為國家信息安全和產(chǎn)業(yè)經(jīng)濟安全提供可靠保障。
[1] 汪冬輝, 王志華, 陳明, 等. 多核 DSP 在就地化保護測試中的關鍵技術研究[J]. 電力系統(tǒng)保護與控制, 2020, 48(18): 138-145.
WANG Donghui, WANG Zhihua, CHEN Ming, et al. Research on key technologies of multi-core DSP in outdoor installation protection testing[J]. Power System Protection and Control, 2020, 48(18): 138-145.
[2] 陳彬. 通用非對稱多核方案設計[J]. 計算機系統(tǒng)應用, 2021, 30(7): 277-282.
CHEN Bin. Design of general asymmetric multiprocessing program[J]. Computer Systems & Applications, 2021, 30(7): 277-282.
[3] 黃國睿, 張平, 魏廣博. 多核處理器的關鍵技術及其發(fā)展趨勢[J]. 計算機工程與設計, 2009, 30(10): 2414-2418.
HUANG Guorui, ZHANG Ping, WEI Guangbo. Key techniques of multi-core processor and its development trends[J]. Computer Engineering and Design, 2009, 30(10): 2414-2418.
[4] 李響, 劉國偉, 馮亞東, 等. 新一代控制保護系統(tǒng)通用硬件平臺設計與應用[J]. 電力系統(tǒng)自動化, 2012, 36(14): 52-55.
LI Xiang, LIU Guowei, FENG Yadong, et al. Design and application of general hardware platform for new generation control and protection system[J]. Automation of Electric Power Systems, 2012, 36(14): 52-55.
[5] 黃雄, 劉曉銘, 郝永奇, 等. 智能變電站新型通用保護測控平臺研制[J]. 電力系統(tǒng)自動化, 2014, 38(7): 66-69, 94.
HUANG Xiong, LIU Xiaoming, HAO Yongqi, et al. Development of a new and universal protection and measurement-control platform for smart substation[J]. Automation of Electric Power Systems, 2014, 38(7): 66-69, 94.
[6] 仲偉, 李亞鋒. 面向中低壓系統(tǒng)保護的嵌入式軟硬件平臺設計[J]. 江蘇電機工程, 2010, 29(4): 4-7, 11.
ZHONG Wei, LI Yafeng. The design of the software and hardware platform for medium-low voltage relay protection[J]. Jiangsu Electrical Engineering, 2010, 29(4): 4-7, 11.
[7] 習偉, 姚浩, 蔡田田. 芯片化保護測控裝置方案研究[J]. 電網(wǎng)與清潔能源, 2016, 32(11): 91-97.
XI Wei, YAO Hao, CAI Tiantian. Research on chip- based protection and measuring and control devices[J]. Power System and Clean Energy, 2016, 32(11): 91-97.
[8] 丁毅, 陳新之, 潘可, 等. 基于電力專用多核異構芯片架構的低壓保護測控裝置設計[J]. 南方電網(wǎng)技術, 2020, 14(1): 58-64.
DING Yi, CHEN Xinzhi, PAN Ke, et al. Design of low voltage protection device integrated with measurement and control function based on power dedicated multi-core heterogeneous chip architecture[J]. Southern Power System Technology, 2020, 14(1): 58-64.
[9] 阮青亮. 一種就地化保護裝置硬件架構設計[J]. 電工技術, 2021(11): 116-117, 120.
RUAN Qingliang. Hardware architecture design of a local protection device[J]. Electric Engineering, 2021(11): 116-117, 120.
[10] CHAO Wujie, TANG Zhijun, LIN Guodong, et al. Construction of plug-and-play local protection system for smart substation[J]. Journal of Physics: Conference Series, 2021, 1754(1).
[11] BO Z Q, LIN X N, WANG Q P, et al. Developments of power system protection and control[J]. Protection and Control of Modern Power Systems, 2016, 1(1): 1-8.
[12] 周浩, 石磊, 彭濤, 等. 一起繼電保護裝置單粒子翻轉軟錯誤分析及應對措施[J]. 電力系統(tǒng)保護與控制, 2021, 49(7): 144-149.
ZHOU Hao, SHI Lei, PENG Tao, et al. Analysis and countermeasures of single event upset soft errors in a relay protection device[J]. Power System Protection and Control, 2021, 49(7): 144-149.
[13] ZHOU Hualiang, ZOU Zhiyang, XIA Yu, et al. Functional safety analysis and promotion for relay protection device platform[C] // 2019 8th International Conference on Informatics Environment Energy and Applications (IEEA 2019), March 16-17, 2019, Osaka, Japan: 186-192.
[14] 曾東華. 一種嵌入式系統(tǒng)軟錯誤率評估方法[J]. 信息技術與信息化, 2020, 38(2): 118-120.
ZENG Donghua. An evaluation method of soft error rate in embedded system[J]. Information Technology & Informatization, 2020, 38(2): 118-120.
[15] 謝黎, 周華良, 于同偉, 等. 一種智能變電站新型雙網(wǎng)冗余設備及實現(xiàn)[J]. 電力系統(tǒng)保護與控制, 2019, 47(11): 151-156.
XIE Li, ZHOU Hualiang, YU Tongwei, et al. A new network redundancy device for smart substation and its implementation[J]. Power System Protection and Control, 2019, 47(11): 151-156.
[16] 于同偉, 丁岳, 李良, 等. 用于就地化保護關鍵技術的 SoC設計[J]. 電力系統(tǒng)保護與控制, 2019, 47(21): 150-155.
YU Tongwei, DING Yue, LI Liang, et al. SoC design for key technologies of outdoor installation protection[J]. Power System Protection and Control, 2019, 47(21): 150-155.
[17] 丁毅, 陳福鋒, 張云, 等. 基于背板總線的站域保護控制裝置設計[J]. 電力系統(tǒng)自動化, 2014, 38(24): 102-107.
DING Yi, CHEN Fufeng, ZHANG Yun, et al. Design of substation-area protection and control equipment based on backboard bus[J]. Automation of Electric Power Systems, 2014, 38(24): 102-107.
[18] 陳波, 陳浩敏, 郭曉斌, 等. 一種通用繼電保護軟件平臺的設計[J]. 自動化技術與應用, 2018, 37(5): 77-80, 97.
CHEN Bo, CHEN Haomin, GUO Xiaobin, et al. Design of a general software platform for relay protection[J]. Techniques of Automation and Applications, 2018, 37(5): 77-80, 97.
[19] 潘可. 多核異構模式下有管理的共享內存設計方法[J]. 單片機與嵌入式系統(tǒng)應用, 2021, 21(1): 27-33.
PAN Ke. Managed shared memory design on multi-core heterogeneous system[J]. Microcontrollers & Embedded Systems, 2021, 21(1): 27-33.
[20] 徐方明, 彭文才, 駱健, 等. 多點互聯(lián)的高速通信背板總線研究[J]. 自動化儀表, 2020, 41(5): 54-57.
XU Fangming, PENG Wencai, LUO Jian, et al. Research on multi-point interconnection high speed communication backplane bus[J]. Process Automation Instrumentation, 2020, 41(5): 54-57.
[21] 張波, 李杰, 張海鵬, 等. 基于FPGA的LVDS傳輸鏈路的可靠性設計[J]. 電子器件, 2018, 41(5): 1237-1241.
ZHANG Bo, LI Jie, ZHANG Haipeng, et al. An LVDS transmission link reliability design based on the FPGA[J]. Chinese Journal of Electron Devices, 2018, 41(5): 1237-1241.
[22] 王政, 張賓. 一種基于FPGA的LVDS數(shù)據(jù)接收方法[J]. 數(shù)字技術與應用, 2019, 37(7): 115-116.
WANG Zheng, ZHANG Bin. LVDS data receiving method based on FPGA[J]. Digital Technology & Application, 2019, 37(7): 115-116.
[23] 電力自動化通信網(wǎng)絡和系統(tǒng)第9-2部分: 特定通信服務映射(SCSM)-基于ISO/IEC 8802-3的采樣值 DL/T 860.92—2016[S]. 北京: 國家能源局, 2016.
Communication networks and systems for power utility automation part9-2: specific communication service mapping (SCSM)-sampled values over ISO/IEC 8802-3 DL/T 860.92—2016[S]. Beijing: National Energy Administration, 2016.
[24] 王智勇, 裘愉濤, 董新濤, 等. 基于冗余通信的就地化分布式母線保護研究[J]. 電力系統(tǒng)保護與控制, 2020, 48(6): 158-164.
WANG Zhiyong, QIU Yutao, DONG Xintao, et al. Research on outdoor installation distributed busbar protection based on redundant communication[J]. Power System Protection and Control, 2020, 48(6): 158-164.
Software and hardware platform technology of an independent controllable relay protection device
ZHONG Wei, WANG Zhong, TAO Baozhen, YAN Hongfeng, WANG Hongyu
(Wiscom System Co., Ltd., Nanjing 211100, China)
There is an increasingly high level of requirement for high-speed smart substation data processing. Based on multi-core SoC and FPGA hardware and SylixOS embedded real-time operating system software scheme, this paper studies distributed, multi board relay protection device platform technologies. High-speed front-end data processing design of an FPGA is proposed and the LVDS high-speed bus and real-time CAN bus communication technology for multi board interconnection are discussed. A scheme of accurate clock synchronization of multi boards and sampling synchronization is proposed. Based on an asynchronous multi processing (AMP) software model, the architecture of multi-core and multi task parallel processing is studied and a technical scheme to improve reliability of the device is proposed. This employs data mutual checking between multi boards. Finally, based on the software and hardware technologies proposed, a series of relay protection devices that apply fully domestic components are developed and tested. The reliability and advantages of our independent and controllable technical solution are verified by field trial operations.
This work is supported by the National Key Research and Development Program of China (No. 2018YFB2100100).
independent and controllable; relay protection; RTOS; multi-core SoC; FPGA; backplane bus
10.19783/j.cnki.pspc.210802
國家重點研發(fā)計劃項目資助(2018YFB2100100)
2021-07-01;
2021-08-16
仲 偉(1978—),男,通信作者,碩士,高級工程師,研究方向為電力系統(tǒng)繼電保護;E-mail: flyzhongwei@ foxmail.com
王 仲(1983—),男,本科,工程師,研究方向為電力系統(tǒng)自動化;
陶保震(1984—),男,碩士,工程師,研究方向為電力系統(tǒng)控制保護硬件平臺。
(編輯 葛艷娜)