王 瑩，王 燕，曹子劍

(南京電子技術(shù)研究所，南京 210039)

0 引言

現(xiàn)今雷達(dá)對(duì)龐大數(shù)據(jù)傳輸性能的要求越來越高，高速數(shù)字電路在雷達(dá)上的應(yīng)用非常普遍，VPX總線引入高速串行總線替代了傳統(tǒng)的低速并行總線，數(shù)據(jù)傳輸效率大大提高。常用的基于VPX總線的高速數(shù)字電路接口包括RapidIO、Serdes等，接口種類多，數(shù)量多，并設(shè)計(jì)后插板將高速信號(hào)引出。高速信號(hào)的測(cè)試與低速信號(hào)測(cè)試相比，信號(hào)自身的頻率高，并且高速信號(hào)邊沿的諧波信號(hào)相較于信號(hào)自身的頻率更高，信號(hào)跳變處的快速變化容易發(fā)生信號(hào)失真的現(xiàn)象，包含了高速信號(hào)的上升沿和下降沿，會(huì)引發(fā)非預(yù)期的信號(hào)傳輸問題，因而在高速信號(hào)測(cè)試種需要針對(duì)信號(hào)完整性問題進(jìn)行研究和分析。

在對(duì)被測(cè)信號(hào)進(jìn)行測(cè)試時(shí)，信號(hào)完整性表征的是信號(hào)經(jīng)由傳輸線傳遞后狀態(tài)變化情況，信號(hào)完整性良好表示傳輸后保持原來的邏輯關(guān)系，并且，能夠?qū)崿F(xiàn)電路中預(yù)期的響應(yīng)。常見的信號(hào)完整性異常情況包括欠沖、過沖、阻尼振蕩等故障，輸入的信號(hào)發(fā)生異常的跳變，引發(fā)畸形信號(hào)進(jìn)一步傳輸和儲(chǔ)存，從而導(dǎo)致對(duì)信號(hào)進(jìn)行測(cè)試時(shí)可能在錯(cuò)誤的信號(hào)跳變處對(duì)信號(hào)數(shù)據(jù)進(jìn)行了采集，導(dǎo)致測(cè)試結(jié)果異常或者有效測(cè)試數(shù)據(jù)的丟失，最終導(dǎo)致測(cè)試系統(tǒng)性能下降，在信號(hào)惡化嚴(yán)重的情況下，將使得測(cè)試系統(tǒng)無法正常工作[1-5]。

對(duì)這些高速數(shù)字電路模塊的測(cè)試既需要測(cè)試前板至VPX背板的信號(hào)，也需要測(cè)試從后插板引出的高速信號(hào)，所以測(cè)試板也配備相應(yīng)的后插板[6]。若測(cè)試模塊在同一個(gè)槽位既設(shè)計(jì)了測(cè)試被測(cè)模塊背板上的信號(hào)也設(shè)計(jì)了將測(cè)試前板的信號(hào)引出到后插線板，就出現(xiàn)了測(cè)試模塊背板上的高速數(shù)字信號(hào)同時(shí)接到兩個(gè)終端：被測(cè)模塊和測(cè)試模塊后插板，當(dāng)兩個(gè)終端同時(shí)接入，必然引起高速信號(hào)傳輸過程中數(shù)據(jù)的不穩(wěn)定和丟失；本文主要討論的是兩個(gè)終端不同時(shí)接入，即一個(gè)槽位多種用途的情況，此時(shí)另一個(gè)終端處于懸空的狀態(tài)，分析高速信號(hào)傳輸?shù)男盘?hào)完整性。

1 系統(tǒng)結(jié)構(gòu)及原理

本高速電路測(cè)試系統(tǒng)由12槽VPX插箱、待測(cè)試的高速數(shù)字電路模塊、測(cè)試模塊以及測(cè)試模塊后插板、示波器、仿真器和控制計(jì)算機(jī)組成，主要功能是實(shí)現(xiàn)待測(cè)試模塊的高速串行信號(hào)Serdes的測(cè)試，信號(hào)速率為1.25 Gbps。測(cè)試系統(tǒng)設(shè)計(jì)時(shí)為了提高VPX槽位的復(fù)用性，在一些槽位將信號(hào)鏈路設(shè)計(jì)成單輸入多輸出的模式，如圖1所示，待測(cè)高速模塊在VPX上有7路Serdes信號(hào)，測(cè)試模塊在VPX總線上有8路Serdes信號(hào)，引到后插板的有3路Serdes信號(hào)。測(cè)試模塊插在VPX插箱XS4槽時(shí)有7路Serdes信號(hào)連接到VPX插箱另一槽位XS5，其中，引到后插板的信號(hào)與連接到另一個(gè)槽位的信號(hào)中有兩路是重疊的。當(dāng)測(cè)試模塊插在XS12槽位時(shí)，與其它任意槽位沒有互連，XS12是全獨(dú)立槽位，僅實(shí)現(xiàn)給測(cè)試模塊和其后板供電以及將前板的3路Serdes高速信號(hào)連接到后插板的功能。本文通過測(cè)試模塊和其后板分別插在XS4槽位和XS12槽位出現(xiàn)的不同現(xiàn)象進(jìn)行對(duì)比分析。

圖1 系統(tǒng)結(jié)構(gòu)框圖

2 高速信號(hào)測(cè)試完整性分析

高速信號(hào)測(cè)試需要針對(duì)被測(cè)板從前面板以及連接器上輸出或者輸入的高速信號(hào)測(cè)試需求進(jìn)行分析，明確被測(cè)通道數(shù)量以及速率，設(shè)計(jì)匹配的 VPX 背板。高速 VPX 背板不同于普通電路板，具有高密度、高速率、負(fù)載重、連接器密集、信號(hào)拓?fù)浣Y(jié)構(gòu)復(fù)雜的特點(diǎn)[7-12]。被測(cè)板卡與測(cè)試模塊利用高速 VPX 背板實(shí)現(xiàn)信號(hào)互連和通信，會(huì)引入一定的互連延遲，延遲會(huì)導(dǎo)致高速信號(hào)測(cè)試時(shí)出現(xiàn)時(shí)序問題、信號(hào)發(fā)生損耗、傳輸線效應(yīng)以及串?dāng)_、噪聲等信號(hào)完整性問題。

在1.25 Gbps高速信號(hào)測(cè)試系統(tǒng)中，其 VPX 背板涉及1.25 Gbps高速數(shù)字信號(hào)以及它們的各次諧波信號(hào)，對(duì)信號(hào)完整性要求高，設(shè)計(jì)好的 VPX 背板的關(guān)鍵是解決上述信號(hào)完整性問題，這也是保證高速信號(hào)測(cè)試系統(tǒng)正常運(yùn)行的關(guān)鍵。

對(duì)于高速信號(hào)測(cè)試(1.25 Gbps或更高)的背板設(shè)計(jì)，宜采用串行點(diǎn)對(duì)點(diǎn)的 LVDS (低電壓差分信號(hào)對(duì))技術(shù)。與單端數(shù)據(jù)傳輸方案相比， LVDS 提供的差分?jǐn)?shù)據(jù)傳輸方案相比單端數(shù)據(jù)傳輸具有抑制共模噪聲、低功耗的特征，并且能夠傳輸更高的比特速率。 LVDS 采用電流模式驅(qū)動(dòng)器(CML )來發(fā)送數(shù)據(jù)，一般采用微帶線和帶狀線的傳輸線型式。兩種傳輸方式各有優(yōu)缺點(diǎn)，微帶線傳輸更加適合于低速高密度的傳輸應(yīng)用，在高速信號(hào)測(cè)試中如果要使用微帶線傳輸，就需要盡可能地縮短距離，并且加寬微帶線，從而減小損耗，増大噪聲容限，這種傳輸方式的優(yōu)點(diǎn)是，微帶線不需要額外過孔，有利于放置終端匹配電阻，在信號(hào)測(cè)量時(shí)也較為方便；帶狀線傳輸信號(hào)時(shí)，高頻電流的電磁場(chǎng)均勻的分布在導(dǎo)帶的上下兩側(cè)，損耗小，相比于微帶線傳輸屏蔽效果更好，受到的干擾小，但在放置終端匹配電阻和信號(hào)測(cè)量時(shí)需要借助于過孔[13-16]。

在高速信號(hào)測(cè)試中，相同傳輸速率、不同長度的背板，短背板相較于長背板，性能要更好一些;相同長度的背板、相同傳輸速率，帶狀線和微帶線的性能相比較，帶狀線性能稍好一些；相同長度的背板、不同傳輸速率，信號(hào)傳輸速率越低，傳輸?shù)男阅茉胶谩Ｓ纱丝芍?，針?duì)固定速率的高速信號(hào)測(cè)試時(shí)，測(cè)試模塊與被測(cè)模塊盡可能是相鄰槽位的互連關(guān)系，或者前后插互連的關(guān)系，從而能夠保證在 VPX 背板上傳輸?shù)木嚯x最短，測(cè)試性能最好。

另外，在高速信號(hào)測(cè)試中，阻抗匹配是非常重要的。 LVDS 如果缺少較好的終端阻抗匹配，那么高速信號(hào)將從差分信號(hào)線的傳輸終端反射回來，產(chǎn)生共模噪聲，形成了高速信號(hào)的傳輸線上的電磁干擾輻射，對(duì)后繼傳輸?shù)男盘?hào)產(chǎn)生一定的干擾，影響最終測(cè)試效果。

為了防止這種阻抗不匹配導(dǎo)致的反射的發(fā)生， LVDS 在設(shè)計(jì)中增加一個(gè)跨接在差分信號(hào)線上的100 Ω±20 Ω終端電阻，用來匹配實(shí)際傳輸線的差分阻抗，減小差分對(duì)之間的線間距可以抑制接收端的共模噪聲[17-22]。差分線最佳的設(shè)計(jì)方案是固定差分線之間的線距，并且將線距設(shè)為最小值，然后通過調(diào)整線寬，從而來控制差分阻抗。以下分別針對(duì)單一輸出端阻抗失配和多個(gè)輸出端阻抗失配兩種情況展開信號(hào)完整性分析。

2.1 單一輸出端阻抗失配的完整性分析

當(dāng)信號(hào)沿傳輸線傳播時(shí)，其路徑上的每一步都有相應(yīng)的瞬態(tài)阻抗。對(duì)高速信號(hào)進(jìn)行測(cè)試時(shí)，被測(cè)模塊產(chǎn)生高速信號(hào)，信號(hào)經(jīng)由傳輸線傳輸，如圖2所示，當(dāng)路徑中出現(xiàn)阻抗不連續(xù)的情況時(shí)，就會(huì)發(fā)生輸入的一部分信號(hào)的能量從阻抗不連續(xù)的端點(diǎn)沿原傳輸線路傳遞回去的情況，產(chǎn)生信號(hào)反射的現(xiàn)象，發(fā)射能量的大小與阻抗失配的程度有關(guān)，阻抗失配程度小，反射程度就??；反之，阻抗失配程度越大，反射程度就越大。反射的結(jié)果對(duì)數(shù)字信號(hào)表現(xiàn)為過沖和下沖現(xiàn)象[23]。

圖2 單一輸出端的阻抗失配導(dǎo)致反射

高速信號(hào)傳輸距離過長，阻抗失配過大，信號(hào)過沖就會(huì)越大。從理論上分析，傳輸線是由無數(shù)個(gè)電感和電容組成，其中，它的固定的阻抗值即為特征阻抗。假設(shè)，圖中左側(cè)區(qū)域(信號(hào)經(jīng)過的第一個(gè)區(qū)域)的瞬態(tài)特征阻抗是Z1，右側(cè)區(qū)域(信號(hào)經(jīng)過的第二個(gè)區(qū)域)的瞬態(tài)特征阻抗是Z2，那么，反射系數(shù)可以表示為反射信號(hào)與入射信號(hào)幅值的比值:

(1)

當(dāng)Z2=Z1時(shí)，反射系統(tǒng)ρ=0，負(fù)載完全吸收到達(dá)的能量，沒有任何信號(hào)返回到源端，這是臨界阻尼的情況。

當(dāng)Z2>Z1時(shí)，反射系統(tǒng)ρ>0，負(fù)載端多余的能量將會(huì)反射回源端，負(fù)載端沒有吸收全部能量，這是欠阻尼的情況，進(jìn)入第二段傳輸線上信號(hào)的幅度會(huì)增加，會(huì)導(dǎo)致過沖。

當(dāng)Z2

2.2 多個(gè)輸出端阻抗失配的完整性分析

電路設(shè)計(jì)時(shí)常會(huì)出現(xiàn)分支使得信號(hào)到達(dá)多個(gè)輸出端，如圖3所示，兩個(gè)輸出端若都存在阻抗不匹配的現(xiàn)象，那么此時(shí)有兩個(gè)反射信號(hào)，若兩個(gè)輸出端的阻抗不匹配均比較嚴(yán)重，就會(huì)導(dǎo)致入射端的信號(hào)徹底失真。為了防止這種現(xiàn)象的出現(xiàn)就需要實(shí)現(xiàn)多個(gè)輸出端的阻抗匹配[24-25]。

圖3 多個(gè)輸出端阻抗失配反射

(2)

入射波與反射波傳播方向相反，因此電流回路方向也相反，則分界面兩側(cè)電流相等的條件是：

I入射-I反射1-I反射2=I傳輸1+I傳輸2

(3)

由電壓電流之間的關(guān)系可以得到，總的反射系數(shù)為：

(4)

要使得反射系數(shù)等于0，需要Z2+Z3=Z1，而一般情況下很難滿足這一點(diǎn)，那么多個(gè)輸出端的反射系數(shù)與單一輸出端的反射系數(shù)差值為:

(5)

相較于單一輸出端的反射情況，反射系數(shù)增大，導(dǎo)致信號(hào)失真嚴(yán)重。

3 實(shí)驗(yàn)結(jié)果與分析

3.1 誤碼率測(cè)試

對(duì)測(cè)試板到后插板的三路Serdes信號(hào)分別進(jìn)行l(wèi)oopback自回環(huán)模式誤碼率測(cè)試、非獨(dú)立槽位外部回環(huán)模式誤碼率測(cè)試和獨(dú)立槽位外部回環(huán)模式誤碼率測(cè)試。Loopback 示意圖如圖4所示，內(nèi)部自回環(huán)測(cè)試時(shí)，修改 loopback 控制邏輯，實(shí)現(xiàn)系統(tǒng) loopback 寄存器的配置，數(shù)據(jù)利用內(nèi)部 LPBK 鏈路，完成從設(shè)備自身發(fā)射端 Tx 端口自回環(huán) loopback 到設(shè)備自身的接收端 Rx 端口。外部回環(huán)測(cè)試時(shí)，數(shù)據(jù)通過 Tx 端經(jīng)過外部鏈路發(fā)送到 Rx 端。測(cè)試結(jié)果如表1所示。

圖4 Loopback示意圖

表1 誤碼率測(cè)試結(jié)果

三路高速信號(hào)通信的速率是1.25 Gbps，自回環(huán)通信數(shù)據(jù)量達(dá)到1.4e11，誤碼率測(cè)試結(jié)果說明這3個(gè)高速接口的內(nèi)部回環(huán)數(shù)據(jù)收發(fā)穩(wěn)定可靠。在非獨(dú)立槽位外回環(huán)測(cè)試時(shí)，Serdes1和Serdes2兩路信號(hào)不僅與后出線板連接，還與相鄰槽位有連接，雖然此時(shí)被測(cè)模塊沒有插入這個(gè)槽位，可以通過結(jié)果發(fā)現(xiàn)這兩路高速信號(hào)受到了嚴(yán)重的影響，誤碼率高達(dá)2.5e-1(在收發(fā)數(shù)據(jù)量為1.7e11時(shí))，而另一路高速信號(hào)Serdes3由于沒有與其它槽位互連，信號(hào)質(zhì)量不受影響。將測(cè)試模塊和測(cè)試模塊后出線板前后對(duì)插入VPX獨(dú)立槽位中，即此時(shí)該槽位與其它槽位沒有互連信號(hào)，將測(cè)試板后出線板的光網(wǎng)口1、光網(wǎng)口2、光網(wǎng)口3的收發(fā)端互聯(lián)，實(shí)現(xiàn)測(cè)試板后出的三路Serdes信號(hào)的外部回環(huán)，收發(fā)數(shù)據(jù)量達(dá)到1.4e11時(shí)誤碼率均滿足信號(hào)傳輸質(zhì)量要求。

經(jīng)過誤碼率測(cè)試發(fā)現(xiàn)，自回環(huán)測(cè)試和獨(dú)立槽位外回環(huán)測(cè)試分別證明了高速接口自身設(shè)計(jì)和測(cè)試模塊前后板高速接口鏈路設(shè)計(jì)的信號(hào)質(zhì)量良好，符合Serdes數(shù)據(jù)通信要求，然而，在非獨(dú)立槽位外部回環(huán)模式下，Serdes1和Serdes2由于同時(shí)與兩個(gè)終端互連，盡管其中一個(gè)終端未接入模塊，即該終端處于懸空的模式，信號(hào)質(zhì)量也受到了影響，誤碼率大大地提高了，不符合Serdes數(shù)據(jù)通信的要求。

3.2 眼圖測(cè)試

測(cè)試模塊后出的三路Serdes高速信號(hào)可以通過光電轉(zhuǎn)換探頭接到高速示波器上，基于IBERT Console的分析結(jié)果，在非獨(dú)立槽位上，后出的三路Serdes高速信號(hào)中，Serdes3信號(hào)除了從前板引出到后板外，沒有與其它槽位互連，信號(hào)質(zhì)量相較于Serdes1、Serdes2的高速信號(hào)質(zhì)量要好很多，通過高速示波器可以觀察到Serdes3的信號(hào)波形如圖5(a)所示，眼圖如圖5(b)所示。

圖5 Serdes3(未與其它槽位互連)信號(hào)波形和眼圖

由于高速信號(hào)從前板到后板再到示波器，傳輸距離過長，存在信號(hào)過沖(過沖就是第一次出現(xiàn)的峰值谷值要超出已經(jīng)設(shè)定的電壓)的現(xiàn)象。眼高EyeHeight為8.9 μW，眼寬EyeWidth為730 ps，除了因?yàn)榇嬖谶^沖導(dǎo)致眼圖出現(xiàn)部分失真外，眼高和眼寬較大，信號(hào)質(zhì)量較好。

Serdes1的信號(hào)波形如圖6(a)所示，眼圖如圖6(b)所示。從圖中可以發(fā)現(xiàn)信號(hào)存在明顯的失真，此時(shí)眼圖已經(jīng)看不到“眼睛”的圖案了，眼寬這個(gè)參數(shù)值示波器已然得不到，這個(gè)接口的Serdes高速信號(hào)的信號(hào)質(zhì)量很差。

圖6 Serdes1(與其它槽位有互連)信號(hào)波形和眼圖

4 結(jié)束語

在高速信號(hào)測(cè)試時(shí)，首先利用 LVDS 提供的差分?jǐn)?shù)據(jù)傳輸方案設(shè)計(jì)測(cè)試背板，保證高速信號(hào)測(cè)試的低損耗，有效抑制共模噪聲。并且，測(cè)試模塊與被測(cè)模塊盡可能是相鄰槽位的互連關(guān)系，或者前后插互連的關(guān)系，從而能夠保證在 VPX 背板上高速信號(hào)傳輸?shù)木嚯x最短，測(cè)試性能最好。 LVDS 在設(shè)計(jì)中增加一個(gè)跨接在差分信號(hào)線上的100 Ω±20 Ω終端電阻，用來匹配實(shí)際傳輸線的差分阻抗，減小差分對(duì)之間的線間距可以抑制接收端的共模噪聲。差分線最佳的設(shè)計(jì)方案是固定差分線之間的線距，并且將線距設(shè)為最小值，然后通過調(diào)整線寬，從而來控制差分阻抗。

另外，信號(hào)反射是最常見的信號(hào)完整性問題，往往對(duì)系統(tǒng)性能產(chǎn)生嚴(yán)重的影響。通過前文的分析，可以發(fā)現(xiàn)，只是將VPX前板的信號(hào)引出到后插線板就已經(jīng)會(huì)導(dǎo)致高速信號(hào)產(chǎn)生一定的過沖，對(duì)信號(hào)質(zhì)量產(chǎn)生一定的影響，除非做好阻抗匹配的工作，削弱高速信號(hào)的反射現(xiàn)象，才會(huì)使得信號(hào)質(zhì)量得到改善；如果此時(shí)再將該信號(hào)連接到別的VPX槽位將會(huì)使得信號(hào)產(chǎn)生嚴(yán)重的失真，這是測(cè)試時(shí)不能被接受的。因此，在測(cè)試時(shí)，不能將高速信號(hào)從前板引出到后板的同時(shí)連接到旁邊VPX槽位，同理，不能將測(cè)試模塊到被測(cè)模塊的已連接的VPX走線高速信號(hào)引出到后插線板，這樣會(huì)加重信號(hào)反射的危害，導(dǎo)致高速信號(hào)測(cè)試失敗。