李振軍

（中國(guó)廣電山東網(wǎng)絡(luò)有限公司聊城市分公司，山東 聊城 252000）

0 引 言

目前利用可見(jiàn)光作為信息通信媒介的可見(jiàn)光通信技術(shù)（Visible Light Communication，VLC）技術(shù)已經(jīng)廣泛應(yīng)用于工業(yè)生產(chǎn)的各個(gè)領(lǐng)域，并且取得了較好的實(shí)際應(yīng)用效果。相對(duì)于無(wú)線通信而言，光通信能夠?qū)崿F(xiàn)大容量、高速率的數(shù)據(jù)傳輸，且定向傳輸效果極好，降低了通信信號(hào)受到復(fù)雜電磁背景的干擾和影響。針對(duì)光通信的技術(shù)優(yōu)勢(shì)，結(jié)合現(xiàn)階段工業(yè)領(lǐng)域常用的可編程邏輯設(shè)計(jì)工具來(lái)設(shè)計(jì)光通信多路自動(dòng)測(cè)試系統(tǒng)。通過(guò)現(xiàn)場(chǎng)可編程門陣列（Field-Programmable Gate Array，F(xiàn)PGA）高效對(duì)接VLC，突出了介質(zhì)訪問(wèn)控制（Media Access Control，MAC）層與物理層（Physical Layer，PHY）的層間數(shù)據(jù)聯(lián)動(dòng)和信息層與物理層的一體融合，以此提高軟硬件對(duì)于測(cè)試邏輯電路的適配性，強(qiáng)化光通信網(wǎng)絡(luò)架構(gòu)在MAC中的應(yīng)用能力[1]。

1 多路自動(dòng)測(cè)試系統(tǒng)設(shè)計(jì)

利用FPGA系統(tǒng)構(gòu)建光通信終端產(chǎn)品測(cè)試系統(tǒng)，需要重點(diǎn)解決的是基于光通信的控制系統(tǒng)MAC。從原理上分析，利用多個(gè)集成部件設(shè)計(jì)控制器，以分布式布局和模塊化設(shè)計(jì)實(shí)現(xiàn)控制器的基礎(chǔ)功能，內(nèi)部組織架構(gòu)如圖1所示[2]。

圖1 光通信終端產(chǎn)品測(cè)試系統(tǒng)內(nèi)部結(jié)構(gòu)

數(shù)據(jù)流轉(zhuǎn)的有效指令通常由PC端通過(guò)數(shù)據(jù)總線傳遞，數(shù)據(jù)幀結(jié)構(gòu)（打包后）從串口RS-232直接傳輸至MAC，然后將數(shù)據(jù)包通過(guò)指定MAC-PHY核心通路傳遞到PHY。從邏輯原理上看，數(shù)據(jù)流轉(zhuǎn)難度不大，但是考慮到信息數(shù)據(jù)的結(jié)構(gòu)復(fù)雜、傳輸量大，為了便于FPGA實(shí)現(xiàn)并確保后續(xù)測(cè)試的準(zhǔn)確性，這里設(shè)計(jì)兩個(gè)MAC，分別針對(duì)發(fā)送端與接收端[3]。

1.1 RS-232信號(hào)端口

依據(jù)RS-232接口的數(shù)據(jù)傳輸協(xié)議，將RS-232端口作為終端設(shè)備和邏輯電路間數(shù)據(jù)傳輸與信號(hào)連接的橋梁。在多路測(cè)試系統(tǒng)設(shè)計(jì)中，串口的主要作用是對(duì)MAC數(shù)據(jù)標(biāo)準(zhǔn)、指令等進(jìn)行傳輸、判斷，滿足終端PC與邏輯電路板之間的串行通信要求[4]。結(jié)合功能需求和串口協(xié)議，創(chuàng)建異步重構(gòu)多組同頻收發(fā)機(jī)制作為數(shù)據(jù)流轉(zhuǎn)標(biāo)準(zhǔn)，滿足表1所列的數(shù)據(jù)幀格式要求。

表1 數(shù)據(jù)幀格式要求

考慮到數(shù)據(jù)同步問(wèn)題，在邏輯電路設(shè)計(jì)中需要確保同頻同時(shí)。在發(fā)射、接收設(shè)備中采用相同的授時(shí)，滿足授時(shí)一致的數(shù)據(jù)結(jié)構(gòu)。充分結(jié)合信號(hào)特性、數(shù)據(jù)環(huán)境以及硬件性能等條件，數(shù)據(jù)幀內(nèi)部結(jié)構(gòu)如圖2所示[5]。串口RS-232從終端PC接收串行數(shù)據(jù)幀（打包），在數(shù)據(jù)流轉(zhuǎn)的同時(shí)實(shí)現(xiàn)由串行到并行的轉(zhuǎn)變。如果數(shù)據(jù)傳輸中涉及指令信息，則將其通過(guò)CPU數(shù)據(jù)接口同步至MAC。

圖2 數(shù)據(jù)幀內(nèi)部結(jié)構(gòu)

1.2 CPU數(shù)據(jù)端口

在數(shù)據(jù)傳輸層面，CPU接口按照分時(shí)重構(gòu)的原則進(jìn)行工作，基于控制機(jī)制通過(guò)6路數(shù)據(jù)通道、20個(gè)數(shù)據(jù)端口以及多路邏輯單元等完成FPGA與RS-232間的串行信號(hào)到并行信號(hào)的轉(zhuǎn)換。

1.3 MAC邏輯控制器

自數(shù)據(jù)信號(hào)流轉(zhuǎn)結(jié)束到完成轉(zhuǎn)換，MAC實(shí)現(xiàn)了接收、打包與發(fā)送數(shù)據(jù)的任務(wù)。值得注意的是，采用PHY接口傳輸協(xié)議的框架需按照既定的數(shù)據(jù)幀標(biāo)準(zhǔn)來(lái)構(gòu)建數(shù)據(jù)包[6]。解壓過(guò)程也應(yīng)遵循此流程，并將數(shù)據(jù)按照任務(wù)優(yōu)先級(jí)在緩沖數(shù)據(jù)池中排序，便于終端設(shè)備隨時(shí)根據(jù)需求查詢和引用。

1.4 MAC-PHY邏輯通路

為了簡(jiǎn)化測(cè)試系統(tǒng)構(gòu)建流程，在MAC-PHY邏輯通路中模擬PHY功能，引入先進(jìn)先出（First In First Out，F(xiàn)IFO）模塊來(lái)實(shí)現(xiàn)任務(wù)序列的數(shù)據(jù)緩存，以便對(duì)內(nèi)部數(shù)據(jù)進(jìn)行操作。

1.5 LPF設(shè)計(jì)

為了便于在多路系統(tǒng)中有效捕捉、檢測(cè)并分析高速傳輸?shù)墓庑盘?hào)，在信號(hào)處理模塊前加裝低通濾波器（Low Pass Filter，LPF），以此有效降低系統(tǒng)內(nèi)部噪聲與干擾對(duì)檢測(cè)信號(hào)造成的影響[7]?？紤]到LPF通帶即為基帶帶寬，需要濾除信號(hào)鄰近模擬/數(shù)字（Analog/Digital，A/D）的重頻部分，同時(shí)去除經(jīng)下變頻處理后的倍頻部分。鄰近A/D重頻間的最小采樣間隔ΔF為

式中：FL為采樣信號(hào)中頻部分的下邊緣頻率；FH為采樣信號(hào)中頻部分的上邊緣頻率；Fs為采樣頻率。下變頻處理后的倍頻部分最低頻率為

式中：F0為中頻部分的載波頻率；BF為中頻信號(hào)的實(shí)際帶寬。

根據(jù)過(guò)渡帶數(shù)字信號(hào)處理理論，可以得到LPF截止頻率為

多路測(cè)試系統(tǒng)中，接收回路的環(huán)路濾波器設(shè)計(jì)會(huì)影響到整個(gè)系統(tǒng)對(duì)于結(jié)果的收斂性能[8]。對(duì)于環(huán)路濾波器的參數(shù)選取，需要先得到噪聲帶寬BL。依據(jù)鎖相回路（Phase Locked Loop，PLL）工作原理，要求BF＜50.1Rb（Rb為調(diào)制數(shù)據(jù)間相位差），一般設(shè)BF=0.005Rb。帶寬BL為

式中：wn為采樣權(quán)值，一般取 0.2；Γε=8ε，ε=0.707。

此外，還要得到環(huán)路濾波器輸出的位寬和其他系數(shù)。根據(jù)PLL組成與增益計(jì)算得到環(huán)路濾波器的總增益為

式中：K為總增益；C1、C2為濾波器組的系數(shù)；N為采樣總數(shù)；Bloop為接收端信號(hào)數(shù)據(jù)的實(shí)際位寬；T為采樣周期。

2 多路自動(dòng)測(cè)試系統(tǒng)測(cè)試

系統(tǒng)測(cè)試可以視為系統(tǒng)技術(shù)實(shí)現(xiàn)的反過(guò)程，通過(guò)解調(diào)基帶信號(hào)并經(jīng)硬件解碼后得到待檢測(cè)信號(hào)，F(xiàn)PGA接收指令后在200 ms內(nèi)利用串口通信協(xié)議將計(jì)算信息反饋至上位機(jī)，同時(shí)以控制器局域網(wǎng)絡(luò)（Controller Area Network，CAN）總線形式將檢測(cè)機(jī)制的狀態(tài)信息及時(shí)輸出至顯示終端，對(duì)各項(xiàng)參數(shù)和結(jié)果進(jìn)行邏輯判斷，判定功能性實(shí)現(xiàn)和是非性結(jié)論[9]。

測(cè)試四路并行的系統(tǒng)，測(cè)試實(shí)施步驟主要包括ID配置、數(shù)據(jù)判定、信息閱讀、報(bào)文響應(yīng)以及串行通信監(jiān)測(cè)[10]。

（1）ID配置測(cè)試。直接采取FPGA與多層板路以直連方式進(jìn)行點(diǎn)位判讀，多次分區(qū)設(shè)置測(cè)試位，輸出點(diǎn)位記為001、002、003、004。

（2）數(shù)據(jù)判定測(cè)試。實(shí)時(shí)同步收集CAN總線上的狀態(tài)信息并分析，當(dāng)收到的信息存在錯(cuò)誤時(shí)，及時(shí)將情況傳至數(shù)據(jù)線，經(jīng)審核后給出有效判斷。如果檢測(cè)錯(cuò)誤，則同步記錄系統(tǒng)狀態(tài)信息。

（3）信息閱讀測(cè)試。針對(duì)傳感器中的多路頻率響應(yīng)進(jìn)行報(bào)文式應(yīng)答，一旦判定內(nèi)容正確，則通過(guò)CAN總線將指令信息傳輸至信息節(jié)點(diǎn)，否則記錄失敗信息。

（4）報(bào)文響應(yīng)測(cè)試。通過(guò)FPGA設(shè)計(jì)的多層電路板對(duì)測(cè)試信息進(jìn)行邏輯判定，完成信號(hào)流轉(zhuǎn)和數(shù)據(jù)格式轉(zhuǎn)換后進(jìn)一步通過(guò)接收端對(duì)載頻信息進(jìn)行內(nèi)容讀取，一旦發(fā)現(xiàn)內(nèi)容與指令的邏輯性和是非性保持一致，則可以認(rèn)定報(bào)文的響應(yīng)機(jī)制能夠正常工作。如果檢測(cè)錯(cuò)誤，則同步記錄系統(tǒng)狀態(tài)信息。

（5）串行通信監(jiān)測(cè)測(cè)試。充分利用MAC與PHY端口對(duì)總線采集的數(shù)據(jù)進(jìn)行速率分析和傳輸能力研究，針對(duì)系統(tǒng)完成一體化的串行通信監(jiān)測(cè)。

3 結(jié) 論

針對(duì)光通信終端產(chǎn)品多路自動(dòng)測(cè)試系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)中存在的問(wèn)題，提出了一種基于FPGA的多路自動(dòng)測(cè)試系統(tǒng)。通過(guò)信號(hào)測(cè)試的算法流程可以驗(yàn)證信號(hào)處理模塊時(shí)序的先后，結(jié)合終端與平臺(tái)間的異步重構(gòu)模式可以進(jìn)一步檢驗(yàn)數(shù)據(jù)傳輸?shù)幕ネㄐ浴Ｔ摱嗦纷詣?dòng)測(cè)試系統(tǒng)在邏輯控制、智能監(jiān)測(cè)以及數(shù)據(jù)處理效能等方面均取得了較好的效果，值得借鑒。