趙越超，張理振，劉海濤

（1.東南大學(xué)微電子學(xué)院，南京 210096；2.南京電子技術(shù)研究所，南京 210039）

1 引言

隨著計(jì)算機(jī)處理技術(shù)的快速發(fā)展，模數(shù)轉(zhuǎn)換器（ADC）作為模擬、數(shù)字信號(hào)的橋梁，發(fā)揮著越來(lái)越重要的作用。不同的應(yīng)用場(chǎng)景往往對(duì)ADC提出高精度、高速和低功耗的要求，并且要求越來(lái)越高。在眾多的ADC結(jié) 構(gòu) 中，F(xiàn)lash架 構(gòu)ADC代 表 了 高 速，Delta-Sigma架構(gòu)ADC代表了高精度，而逐次逼近型（SAR）架構(gòu)ADC具有面積小、成本低的優(yōu)點(diǎn)，且能滿足大多數(shù)場(chǎng)景的速度需求、中高等的精度需求以及較低的功耗需求，所以逐次逼近型ADC是使用最為廣泛的ADC架構(gòu)，在消費(fèi)類(lèi)、醫(yī)療、工業(yè)以及無(wú)線通信領(lǐng)域都有它的身影。

隨著工藝不斷向下延伸，面積不斷縮小、器件的失配、系統(tǒng)噪聲等的不斷惡化使得高精度ADC的設(shè)計(jì)變得越來(lái)越困難。查找目前臺(tái)灣半導(dǎo)體制造有限公司的工藝手冊(cè)可以發(fā)現(xiàn)，最高的匹配精度是電容值的0.1%，而電容陣列型的SAR ADC只能達(dá)到10 bit。所以，要實(shí)現(xiàn)精度為14 bit的SAR ADC，需要使用額外的電容誤差糾正算法以及噪聲消除方法。本文提出了一種在冗余電容結(jié)構(gòu)基礎(chǔ)上的數(shù)模轉(zhuǎn)換器（DAC）電容失配誤差算法，將DAC每位電容引起的電壓誤差量化出來(lái)，通過(guò)迭代可求出每位電容的實(shí)際權(quán)重，并且在數(shù)字域上將實(shí)際權(quán)重加載進(jìn)去，從而得到實(shí)際的輸出，以此提高ADC的精度。

2 SAR ADC的原理

基本的SAR ADC結(jié)構(gòu)如圖1所示，它由采樣保持電路、DAC陣列、比較器和SAR邏輯電路組成。工作原理基于二進(jìn)制搜索算法，具體步驟為：輸入信號(hào)被采樣保持電路采樣進(jìn)比較器，SAR邏輯電路將DAC最高有效位（MSB）置為1，剩下低位全部置為0，DAC陣列輸出0.5 Vref到比較器的另一端，比較器進(jìn)行比較，如果輸入信號(hào)大于0.5 Vref，則輸出1，DAC最高位保持不變，否則最高位置為0；接下來(lái)將DAC次高位置為1，剩余低位保持不變，如果最高位此時(shí)是1，相當(dāng)于0.75Vref，如果最高位是0，相當(dāng)于0.25Vref，比較器再與前一位進(jìn)行比較，結(jié)果是1，則次高位保持不變，否則次高位置為0。以此類(lèi)推，直到最低位（LSB）確定，整個(gè)轉(zhuǎn)換完成，整個(gè)過(guò)程至少需要N個(gè)周期。

圖1 SAR ADC結(jié)構(gòu)

SAR ADC的常用結(jié)構(gòu)包括電壓定標(biāo)型、電流定標(biāo)型、電荷定標(biāo)型以及電阻電容混合結(jié)構(gòu)。電壓定標(biāo)型由于無(wú)源電阻匹配精度不高，常用于低精度、低速的ADC中，而電流定標(biāo)型由于其優(yōu)越的建立速度，常用于電流舵DAC中，對(duì)于中高精度中高速度的ADC，則常采用電荷定標(biāo)型和電阻電容混合結(jié)構(gòu)。本文考慮到匹配精度、建立速度以及電容式數(shù)模轉(zhuǎn)換器（CDAC）電荷定標(biāo)型沒(méi)有靜態(tài)功耗和不需要額外的采樣保持電路的優(yōu)點(diǎn)，選擇常用的電荷定標(biāo)型結(jié)構(gòu)，并使用分段結(jié)構(gòu)降低電容面積，提升建立速度。

3 數(shù)字校準(zhǔn)算法設(shè)計(jì)

數(shù)字校準(zhǔn)算法先將DAC陣列中每一位電容所引起的電壓誤差量化出來(lái)，通過(guò)迭代可求出每位電容的實(shí)際權(quán)重，并且在數(shù)字域上將實(shí)際權(quán)重加載進(jìn)去，從而得到實(shí)際的正確輸出，圖2是二進(jìn)制加權(quán)電容陣列圖。

圖2 二進(jìn)制加權(quán)電容陣列

每位電容可表示成

其中，C0為單位電容，其取值決定了工藝所引起的電容失配率，εi是電容失配因子。

最高位電容CN因失配而引起的誤差電壓為VεN，剩下的低位電容Ci（0＜i＜N）因失配而引起的誤差電壓為Vεi，為了計(jì)算每一位電容的失配誤差電壓，首先計(jì)算VεN，將圖2中的DAC電容陣列的上極板全部等效接到地，最高位電容CN下極板接地，剩下低位段電容除了LSB C0外的Ci下極板都接Vref，最低位C0依舊接到地，此時(shí)電容DAC陣列上所有電容從輸出端看，等效的電荷Q可表示為

然后將電容陣列上極板和地?cái)嚅_(kāi)，并將最高位電容CN下極板接到參考電壓Vref，剩下低位段電容下極板等效接到地。假設(shè)此時(shí)通過(guò)電荷轉(zhuǎn)移上極板等效電壓為VεN，則根據(jù)電荷守恒得

根據(jù)上述方法可依次求得其他每位電容引入的誤差電壓，總結(jié)如式（5）所示：

通過(guò)式（4）（5）可求得每位電容的實(shí)際權(quán)重Wi：

至此實(shí)際電容權(quán)重計(jì)算完成，再將權(quán)重存入寄存器中，在ADC實(shí)際輸出量化碼后，在數(shù)字域上將其加載進(jìn)去，得到正確的輸出。

4 14 bit SAR ADC的數(shù)字校準(zhǔn)算法設(shè)計(jì)

4.1 14 bit SAR ADC數(shù)字校準(zhǔn)算法

圖3是所提出的帶有數(shù)字校準(zhǔn)算法的SAR ADC結(jié)構(gòu)圖，它和一般SAR ADC的不同之處在于多了校準(zhǔn)邏輯控制部分，且采用分段結(jié)構(gòu)，由8 bit MSB段和6 bit LSB段組成，在高位和低位段插入了冗余電容來(lái)糾正因?yàn)榻⒉怀浞侄鴰?lái)的誤判，整個(gè)SAR ADC

采用全差分的結(jié)構(gòu)來(lái)提升信噪比。

圖3 帶數(shù)字校準(zhǔn)算法的SAR ADC結(jié)構(gòu)

圖4為采用的電容陣列DAC結(jié)構(gòu)圖，其采用了分段橋接的結(jié)構(gòu)，高位段8 bit和低位段6 bit采用了差分的結(jié)構(gòu)。傳統(tǒng)單端結(jié)構(gòu)往往需要1正1負(fù)2個(gè)冗余電容，差分結(jié)構(gòu)只需要插入1個(gè)冗余電容即可實(shí)現(xiàn)冗余功能，并且在校準(zhǔn)DAC低位段做了細(xì)化處理。圖4中，Cdummy為補(bǔ)齊電容，Cpx為寄生電容。橋接電容Cs如果采用文獻(xiàn)[1]所示結(jié)構(gòu)，則Cs是一個(gè)分?jǐn)?shù)電容，為

若采用這種結(jié)構(gòu)，14 bit ADC的橋接電容Cs為（64/63）C0，由于實(shí)際工藝分?jǐn)?shù)電容不好做，故采用在MSB段補(bǔ)一個(gè)單位電容的方式，這樣橋接電容為一個(gè)單位電容，但由于這種結(jié)構(gòu)存在天然的增益誤差，故采用將橋接電容進(jìn)一步做大的方式，并且插入冗余電容來(lái)消除增益誤差，且增大了誤差校準(zhǔn)范圍。這時(shí)實(shí)際的DAC輸出為

其中，CMSB為MSB段中除了補(bǔ)償電容C0和冗余電容C7R外的所有電容，CLSB為L(zhǎng)SB段中除了冗余電容C6R外的所有電容，Vcm為共模電平。

整個(gè)系統(tǒng)工作可分為校準(zhǔn)階段和正常比較階段，校準(zhǔn)階段大致原理如下。

由于MSB段電容失配影響遠(yuǎn)大于LSB段電容失配的影響，故只校準(zhǔn)高位段的電容失配以及低位段與高位段的比值系數(shù)，首先校準(zhǔn)低位段與高位段的比值系數(shù)，先校p端。采樣階段：頂板接Vcm，C7R底極板接Vcm，其余也全接Vcm。保持階段：頂板與Vcm斷開(kāi)，Cp7R（p端C7R）接到Vrefp，Cn7R接到Vrefn，此時(shí)采樣完畢，通過(guò)低位段C0～C6和C6R量化出誤差電壓，存入寄存器，然后繼續(xù)校這一位的n端。采樣階段：頂板接Vcm，C7R底極板接Vcm，其余也全接Vcm。保持階段：頂板與Vcm斷開(kāi)，Cp7R接到Vrefn，Cn7R接到Vrefp，此時(shí)采樣完畢，通過(guò)低位段C0～C6和C6R量化出誤差電壓，存入寄存器。以此類(lèi)推，再?gòu)母呶籆14開(kāi)始校到C7，校準(zhǔn)結(jié)束。

正常比較階段大致原理如下。采樣階段：預(yù)充電，MSB段除了冗余位Cp7R和Cn7R外的電容底極板采樣輸入信號(hào)，頂板接Vcm，低位段所有電容接Vcm。保持階段：電荷轉(zhuǎn)移，頂板與Vcm斷開(kāi)，所有電容底極板接Vcm，然后比較，通過(guò)整個(gè)DAC陣列量化出14位數(shù)字碼，再將校準(zhǔn)階段得到的高位權(quán)重在數(shù)字域上乘上14位碼累加，最終得到正確的輸出。

圖4 電容陣列DAC結(jié)構(gòu)

4.2 冗余校準(zhǔn)技術(shù)

插入低位段冗余位后，校準(zhǔn)范圍變成

根據(jù)文獻(xiàn)[3]的思路，設(shè)計(jì)了適用于全差分分段結(jié)構(gòu)的冗余校準(zhǔn)電路，圖4中虛線框部分為校準(zhǔn)低位段DAC，在低位段插入冗余電容Cp6R和Cn6R，由于冗余電容插入的位不一樣，能夠容許校準(zhǔn)的范圍也不一樣。

由于電容失配的存在，最大失配誤差發(fā)生在最高位上，查找工藝文件后，假設(shè)最高位電容失配σ達(dá)到了1%，則最高位電容引入的誤差電壓為

所以最壞失配情況下的誤差電壓為

5 仿真結(jié)果

為了展示基于14 bit SAR ADC的前臺(tái)數(shù)字校準(zhǔn)算法的效果，搭建了和實(shí)際電路高度一致的Matlab模型來(lái)模擬SAR ADC的實(shí)際工作過(guò)程以及數(shù)字校準(zhǔn)算法的工作過(guò)程和效果，并且引入了按照高斯正態(tài)分布隨機(jī)失配的電容陣列以及比較器的失調(diào)。

表1 Matlab模型里面引入的非理想因素

圖5、6展示了校準(zhǔn)前后的動(dòng)態(tài)性能參數(shù)。由圖5可知信噪失真比（SNDR）提升了30.2 dB，達(dá)到了82.4 dB，無(wú)雜散動(dòng)態(tài)范圍（SFDR）提升了36.5 dB，達(dá)到了93.0 dB。從圖6可知，經(jīng)過(guò)多次采樣，校準(zhǔn)之后比校準(zhǔn)之前的性能提升明顯，校準(zhǔn)算法穩(wěn)定性較好。

圖5 校準(zhǔn)前后頻譜

圖6 校準(zhǔn)前后多次采樣后SNDR和SFDR性能

6 結(jié)論

本論文提出了一種應(yīng)用于14 bit SAR ADC的前臺(tái)數(shù)字校準(zhǔn)算法，搭建了和實(shí)際電路高度一致的Matlab模型進(jìn)行驗(yàn)證，引入了和實(shí)際情況一致的非理想因素，并且模擬了比實(shí)際情況更加惡劣的電容失配誤差，比較校準(zhǔn)前后的動(dòng)態(tài)性能，并通過(guò)連續(xù)多次的采樣進(jìn)行校準(zhǔn)前后性能比較，結(jié)果顯示性能改善情況明顯。