鄭榮波，郝正航，陳卓

(貴州大學電氣工程學院，貴陽550025)

0 引言

隨著越來越多的分布式電源接入配電網，其對配電網系統(tǒng)產生的影響也越來越大[1 - 3]。在電力系統(tǒng)仿真領域，采用基于CPU的仿真技術具有操作簡單、成熟度高[4]、低復雜度等優(yōu)點，被廣泛應用于大規(guī)模電網及傳統(tǒng)輸配電系統(tǒng)的實時仿真中。而近年大規(guī)模的電力電子設備被應用于新能源并網、分布式電源及電能質量優(yōu)化等領域[5 - 6]，這給傳統(tǒng)基于CPU的仿真系統(tǒng)帶來了挑戰(zhàn)，因此研究含有大量電力電子設備的電力系統(tǒng)實時仿真技術是必要的。

在電力電子技術的快速發(fā)展下，電力電子開關頻率趨于高頻化[7]，從幾千赫茲到幾萬赫茲甚至更高，暫態(tài)過程更加短暫，因此需要仿真系統(tǒng)能夠達到足夠小的仿真步長才能保證仿真結果的可靠性(通常在1 μs量級)。然而由于電力電子設備的存在會造成計算矩陣時變[8]、步長間開關動作、數(shù)值震蕩等問題，想要精確求解的話需要較大的仿真步長，且系統(tǒng)中的邏輯判斷眾多，計算復雜，加之電力電子設備帶來的強非線性導致系統(tǒng)規(guī)模龐大，這些原因都導致了小步長實時仿真難以實現(xiàn)。傳統(tǒng)的基于CPU的實時仿真器一般只能實現(xiàn)20 μs以上步長的仿真[9]，已經滿足不了當前普遍的高頻電力電子系統(tǒng)實時仿真的要求，因此本文引入FPGA進行聯(lián)立仿真。

目前，以RTDS和RT-LAB為代表的商業(yè)化實時仿真器已經在電力行業(yè)獲得了廣泛應用[10 - 11]，且已經開始采用FPGA作為小步長仿真的底層硬件。FPGA由于其強大的完全可配置固有硬件并行結構和深度流水線架構[12]，并且可以從底層硬件上實現(xiàn)靈活的布局布線[13]，加之其豐富的可配置邏輯資源以及大量嵌入式隨機存取存儲器(random access memory, RAM)和只讀存儲器(read-only memory, ROM)，使得FPGA具有很強的并行計算能力和數(shù)據處理效率，并具備高速仿真的能力，其仿真步長能夠達到幾百甚至幾十納秒[14 - 15]，滿足暫態(tài)實時仿真的要求。文獻[16 - 17]分析了開關狀態(tài)的變化對電力系統(tǒng)仿真的影響，并計算出所有開關狀態(tài)的組合進行預存儲，但這種方法隨著開關元件的增多導致需要預存的節(jié)點導納矩陣數(shù)量急劇上升，勢必會占用大量硬件資源。文獻[18]采用了基于伴隨離散電路開關模型(associated discrete circuit, ADC)的電磁暫態(tài)實時仿真方法，在FPGA中實現(xiàn)了光伏發(fā)電系統(tǒng)的暫態(tài)實時仿真，提出了電力電子開關和控制系統(tǒng)建模方法，并對仿真結果進行了精度分析。這種方法可以實現(xiàn)較高的計算精度，但將整個電力系統(tǒng)用FPGA進行小步長仿真無疑會占用大量的硬件資源，限制了仿真系統(tǒng)的規(guī)模，且在FPGA上進行復雜控制系統(tǒng)的建模和實時仿真具有一定難度。

針對上述問題，本文提出了一種基于FPGA與CPU的混合步長暫態(tài)實時仿真方法。該方法解決了傳統(tǒng)方法在電力系統(tǒng)建模時FPGA的資源消耗較大的問題。采用模型分割方法將電力系統(tǒng)分割為大步長仿真部分與小步長仿真部分，CPU負責大步長計算，F(xiàn)PGA負責小步長計算，并采用以太網進行數(shù)據交互。其次，為將逆變器交流側輸出電壓在不經濾波的情況下發(fā)送至CPU側，提出了一種等效算法，對交流側輸出電壓求均值后再進行發(fā)送，以此解決數(shù)據交互中產生的誤差問題，同時該方法能夠進一步降低FPGA硬件資源占用率。最后，利用ADC開關模型搭建了光伏發(fā)電系統(tǒng)，將系統(tǒng)的實時仿真結果與Simulink離線仿真結果進行對比，驗證了實時仿真方法的可行性和準確性。

1 基于FPGA的電磁暫態(tài)實時仿真算法

傳統(tǒng)的離線電磁暫態(tài)仿真軟件，如Simulink、PSCAD等，一般是運行在基于計算機CPU的仿真環(huán)境中，由于CPU主要工作在串行模式下且無需考慮底層硬件的特點[19]，所以其很難滿足小步長實時仿真的要求。FPGA雖然可以實現(xiàn)小步長計算，但對于大規(guī)模電力網絡，由于FPGA硬件資源有限，整個網絡都采用微秒級小步長仿真在一定程度上限制了仿真的規(guī)模[20]。傳統(tǒng)的解決方法是將變流器控制系統(tǒng)與電氣系統(tǒng)進行解耦計算[21]，這種方法雖然在一定程度上降低了FPGA的資源占用率，但電氣系統(tǒng)中的分布式電源和濾波器等非高頻器件并不需要小步長計算，將這些器件放入CPU中計算，能夠在不影響仿真精度的情況下進一步節(jié)省FPGA的硬件資源，降低硬件成本。

1.1 模型分割接口的脈沖信號問題分析

針對上述問題，在傳統(tǒng)系統(tǒng)解耦方法的基礎上進一步將電氣系統(tǒng)進行模型分割。以光伏發(fā)電系統(tǒng)為例，在光伏電源和DC/DC變換器之間，以及逆變器與濾波器之間進行模型分割，最終運行在FPGA中的只有DC/DC變換器和逆變器，更加節(jié)省FPGA硬件資源。分割后的具體模型結構如圖1所示(下文將作具體說明)，高頻率網絡從低頻率網絡中采集接口信號，經小步長運算后輸出三相電壓uabc，需要注意的是，在下一個大步長ΔT到來之前，uabc處于一個不斷更新的狀態(tài)，直到下一個大步長ΔT到來時，低頻率網絡才從高頻率網絡采集當前時刻的uabc。由于uabc是一個脈沖信號，并且是以小步長Δt在實時更新，因此當?shù)皖l率網絡在每一個大步長ΔT開始時刻采集uabc時，會出現(xiàn)采集數(shù)據不準確的情況，導致仿真結果存在誤差。

圖1 基于CPU-FPGA的聯(lián)合仿真平臺示意圖Fig.1 Schematic diagram of co-simulation platform based on CPU-FPGA

下文主要介紹為降低CPU與FPGA之間數(shù)據交互誤差所提出的脈沖信號等效平均化方法以及改進的FPGA仿真計算流程。

1.2 脈沖信號等效平均化方法

針對上述問題，通常使用的解決方案是將uabc濾波后再進行數(shù)據采集，但該方法需要將濾波電路放入高頻率網絡中進行小步長計算，導致FPGA的硬件資源占用率和節(jié)點導納矩陣階數(shù)升高，同時增加了FPGA的實時計算壓力。并且該方法對解耦處無濾波器的電力系統(tǒng)不具有一般性。

為此，本文提出將脈沖信號等效平均化后再發(fā)送給CPU側的方法。設t為某一時刻，ΔT為大步長，Δt為小步長，步長倍率δ=ΔT/Δt，流程如下：

1)高頻率網絡接收t-ΔT到t時刻低頻率網絡的計算結果：直流側電壓udc(t-ΔT)和交流側三相電流iabc(t-ΔT)；

2)高頻率網絡根據t時刻的接口信號計算t到t+Δt區(qū)間的三相輸出電壓uabc(t)；

3)將uabc(t)的值存入FPGA的RAM中；

4)同理，計算t+Δt到t+2Δt區(qū)間的高頻率網絡三相輸出電壓uabc(t+Δt)；

5)將uabc(t+Δt)與RAM中的uabc(t)作加法計算，其結果作為新的數(shù)據更新RAM中的值；

6)重復以上循環(huán)，直至t+ΔT時刻將RAM中的值取出并除以步長倍率δ，所得結果作為接口信號發(fā)送至低頻率網絡端，同時RAM清零等待下一輪循環(huán)。

該方法不僅降低了導納矩陣階數(shù)和FPGA資源占用率，同時由于此時濾波電路運行在CPU中，控制模塊不需要再從FPGA端采集濾波后的三相電壓u0abc和三相電流i0abc，因此以太網TCP/IP的單包數(shù)據變得更小，打包發(fā)送時間更短，從而可以降低CPU-FPGA異步通信延時。例如，若數(shù)據精度采用single型，單包數(shù)據發(fā)送時間可減少192 ns。

在小步長側進行脈沖等效平均化計算的時序如圖2所示。

t為仿真中某一時刻，在t-Δt到t時間段內，小步長側先進行最后一次計算，然后從RAM中讀取當前時刻的數(shù)值，更新并求出其平均值以后在t時刻發(fā)送至大步長側作為大步長側的接口信號，并將RAM清零。同時，在t時刻，小步長側接收大步長側的接口信號，繼續(xù)下一個ΔT內的計算。在一個ΔT內需要更新δ次RAM，每次更新均在一個小步長內完成，保證仿真的實時性。

圖2 脈沖等效平均化時序圖Fig.2 Pulse equivalent averaging time sequence diagram

1.3 基于FPGA的改進仿真計算流程

本節(jié)主要介紹電力系統(tǒng)中高頻率部分在FPGA中的計算方法。FPGA運算模型中含有大量狀態(tài)高頻變換的開關元件，考慮到開關元件在不同開關狀態(tài)下引起導納矩陣變化帶來的巨大運算負擔[22 - 23]，本文采用基于ADC開關模型[24 - 25]的電磁暫態(tài)實時仿真方法。該方法在開關狀態(tài)改變時節(jié)點導納矩陣不變，能夠緩解因節(jié)點導納矩陣改變給FPGA帶來的計算壓力。

當電路拓撲確定以后，其導納矩陣也就確定不變，因此可以在仿真開始前將導納矩陣及其逆矩陣提前計算出來，并在仿真初始化過程中將導納矩陣及其逆矩陣提前存儲。當仿真開始時，CPU向FPGA發(fā)送上一步長計算得到的控制信號和接口信號，同時開始運算控制模塊和低頻率網絡模塊求取當前步長的控制信號和接口信號，待下一大步長到來時發(fā)送。與此同時，F(xiàn)PGA開始進行計算。改進的FPGA仿真計算流程如下。

1)FPGA進行初始化，按行分塊預存儲導納矩陣及其逆矩陣。

2)采集上一大步長低頻率網絡和控制模塊計算出的接口信號和控制信號。

3)判斷當前步長t時刻的電力電子開關狀態(tài)。

(1)

4)根據開關狀態(tài)計算各支路歷史電流Ihis，計算公式與電感、電容、開關支路類型有關。

Ihis(t)=αGsub(t-Δt)+βib(t-Δt)

(2)

式中：Ihis(t)為當前步長支路歷史電流；Δt為小步長；Gs為支路等效電導；ub(t-Δt)和ib(t-Δt)分別為上一步長的支路電壓和支路電流；對于電阻、電感和電容等支路，α和β為固定常數(shù)[26]，對于開關支路，α和β的值取決于當前步長的開關狀態(tài)[27]。

5)計算并更新各節(jié)點電壓和部分支路電流的值。

x=Y-1b

(3)

式中：x為待求的節(jié)點電壓和部分支路電流組成的狀態(tài)變量列向量；Y-1為節(jié)點導納矩陣的逆矩陣；b為各支路歷史電流源和電源電流組成的歷史電流列向量。

6)將x中的脈沖信號進行脈沖等效平均化。

(4)

式中：xpul(t)為x向量中的脈沖信號；xpul,s(t)為待發(fā)送至大步長端的信號；Δt為小步長；δ為步長倍率。

7)返回1)，重復執(zhí)行下一循環(huán)，直至仿真結束。

其中5)中的矩陣計算采用并行計算方式，在FPGA中的實現(xiàn)方法如圖3所示。

圖3 線性方程組并行求解示意圖Fig.3 Schematic diagram of parallel solution of linear equations

2 聯(lián)合仿真平臺及其交互方法

2.1 聯(lián)合仿真平臺的實現(xiàn)

本文以光伏發(fā)電系統(tǒng)的暫態(tài)實時仿真為例介紹該聯(lián)合實時仿真平臺。對于光伏發(fā)電系統(tǒng)，逆變器、DC/DC變換器等開關頻率高，邏輯簡單且并行度高的拓撲電路需要FPGA小步長高速運算，而逆變器控制電路等規(guī)模較大、邏輯復雜，且對計算速率要求不高，可以利用CPU進行大步長仿真計算。通過以太網完成CPU-FPGA混合步長之間的數(shù)據交互，實現(xiàn)基于CPU-FPGA的混合步長實時仿真平臺。

圖1中控制模塊采集分布式發(fā)電系統(tǒng)中光伏電池輸出電壓upv和電流ipv作為控制輸入，經PI調節(jié)后輸出DC/DC電路所需調制波?？刂颇K同時采集低頻率網絡中大電網系統(tǒng)濾波后的三相電壓u0abc和三相電流i0abc作為控制輸入，經dq坐標系解耦、無功功率計算和內外環(huán)控制，輸出逆變器所需的PWM調制波，這一系列任務是在CPU中進行的。需要注意的是，PWM信號的生成需要在高頻率網絡中完成，這樣才能保證仿真結果的準確性。

在本平臺中，基于CPU的上位機采用本文研發(fā)的通用實時仿真器(universal real-time experimental platform, UREP)，該仿真器完美兼容Simulink軟件，擁有很好的靈活性和可擴展性。FPGA型號為XILINX的Kintex- 7系列，芯片型號為XC7K325T。基于UREP平臺、FPGA板卡和相關外設硬件，搭建適用于分布式發(fā)電系統(tǒng)的聯(lián)合仿真平臺，平臺結構如圖1所示。

UREP中的CPU運行控制模塊和低頻率網絡部分，同時還需兼顧與上位機和FPGA間的數(shù)據交互，仿真步長設為ΔT；FPGA運行高頻率網絡部分，仿真步長設為Δt，Δt需要滿足電力電子開關高頻特性和仿真實時性要求。FPGA與CPU之間通過以太網(TCP/IP)進行數(shù)據交互，上位機人機交互界面與UREP仿真器之間通過以太網進行控制指令交互，在上位機界面可以實時觀測仿真結果，也可通過FPGA的其他數(shù)據接口輸出仿真數(shù)據用以觀察。

2.2 仿真平臺接口交互方法

控制系統(tǒng)和低頻率網絡在與高頻率網絡分割后以混合步長進行仿真，二者之間采用多速率交互方法，交互時序如圖4所示。

圖4 混合步長仿真時序示意圖Fig.4 Simulation sequence diagram of mixed step length

在圖4中，t為仿真中某一時刻，CPU大步長仿真?zhèn)仍趖-ΔT到t時間段內計算得到小步長仿真?zhèn)人璧目刂菩盘柡徒涌谛盘枺⒃趖時刻發(fā)送至FPGA小步長仿真?zhèn)?；與此同時，小步長側在t-Δt到t時間段內計算得到大步長側所需的接口信號，并在t時刻發(fā)送至大步長側，從而實現(xiàn)大步長與小步長的并行計算。小步長側在一個ΔT內計算δ次，均使用t-ΔT時刻的端口信號作為計算輸入，大步長側在一個ΔT內使用t-ΔT時刻的端口信號進行一次計算。規(guī)定數(shù)據在一個ΔT內進行一次交互，且在每一個ΔT開始時刻進行交互。

3 算例分析

3.1 仿真算例驗證

基于上述方法，本文搭建了典型光伏發(fā)電系統(tǒng)如圖5所示。

圖5 光伏系統(tǒng)拓撲結構示意圖Fig.5 Schematic diagram of photovoltaic system topology

CPU端仿真步長ΔT設為50 μs，F(xiàn)PGA端仿真步長Δt設為1 μs，仿真算例具體參數(shù)如表1 所示。算例中的光伏電池采用由光生電流源、二極管、串聯(lián)電阻和分流電阻組成的單二極管等效電路模擬，DC/DC變換器采用最大功率點跟蹤(maximum power point tracking, MPPT)策略進行控制，DC/AC逆變器采用恒直流電壓恒無功功率策略進行控制，無功參考值Qref設為0。

表1 仿真算例參數(shù)設置Tab.1 Parameter settings of simulation example

為了驗證本文仿真方法的有效性，在Simulink中搭建了電路拓撲和控制參數(shù)完全相同的算例模型，仿真步長設為1 μs。其離線仿真結果作為本文所提聯(lián)合仿真平臺仿真結果的參照，并在以下3個場景中進行對比。

場景A：光照強度在t=0.4 s時由1 000 W/m2下降為500 W/m2，在t=0.6 s時由500 W/m2上升為1 000 W/m2，仿真結果如圖6所示。

場景B：在系統(tǒng)穩(wěn)定運行情況下，在t=0.7 s時交流側A相發(fā)生單相接地短路故障，0.1 s后故障消除，仿真結果如圖7所示。

場景C：系統(tǒng)運行在某地24 h內的實際光照下，在t=12 s時交流側A相發(fā)生單相接地短路故障，0.05 s后故障消除，仿真結果如圖8所示。

圖6—8分別反映了系統(tǒng)在光照強度突變、發(fā)生單相接地短路故障和實際光照波動時發(fā)生短路故障的情況下，本文所提的實時仿真方法與Simulink離線仿真結果的對比。圖中Ia、Udc和Pdc分別為交流側變壓器一次側電流，光伏電池輸出直流電壓和光伏陣列提取最大功率值。觀察圖6可知，當系統(tǒng)中光照強度突變后，變壓器一次側電流減小，光伏電池輸出直流電壓有微小波動，光伏陣列提取的最大功率由240 V跌落至119.7 V后保持平穩(wěn)；圖7中，當系統(tǒng)發(fā)生單相接地短路時變壓器一次側電流發(fā)生突變，持續(xù)0.1 s后恢復正常運行狀態(tài)，光伏電池輸出直流電壓發(fā)生振蕩，光伏陣列提取的最大功率有短暫的小幅下降；圖8中，將24 h實際光照強度以每小時為單位分為24個時段，在仿真中每秒更新一次光照強度，總仿真時間為24 s，Ia隨光照強度升高而變大，在短路故障時其幅值由4.7 V突變至181.6 V，故障消除后能快速恢復穩(wěn)態(tài)運行。結果證明，實時仿真和Simulink離線仿真結果基本一致，并且在暫態(tài)過程中能較好地跟隨離線仿真曲線的變化，驗證了所提實時仿真方法的有效性和準確性。

圖6 場景A的仿真波形對比Fig.6 Comparison of simulation waveforms in scenario A

圖7 場景B的仿真波形對比Fig.7 Comparison of simulation waveforms in scenario B

圖8 場景C的仿真波形對比Fig.8 Comparison of simulation waveforms in scenario C

圖9為場景C中交流側變壓器一次側電流相對誤差曲線，從誤差曲線可以看出，系統(tǒng)在暫態(tài)仿真時存在一定誤差，但總體誤差范圍在0.4%以內，具有較高的仿真精度。其誤差主要來源于2個方面：1)Simulink離線仿真模型中IGBT采用了理想開關建模，而FPGA中的開關器件采用了ADC伴隨離散電路方法進行建模；2)聯(lián)合仿真平臺對光伏發(fā)電系統(tǒng)進行了模型分割和混合步長并行計算，而Simulink離線仿真模型是整個系統(tǒng)在同一仿真步長下進行計算的。

圖9 場景C一次側電流相對誤差曲線Fig.9 Relative error curve of primary side current in scenario C

3.2 硬件資源消耗對比

仿真算例中基本無源元件電阻、電感和電容與電力電子開關的增加會導致導納矩陣階數(shù)升高和計算并行度增加，高并行度的計算將會占用更多的硬件資源，同時導納矩陣階數(shù)升高勢必會帶來更多的乘法運算，乘法器將占用大量硬件資源。

表2為脈沖信號等效平均化前后FPGA硬件資源占用情況對比。

表2 FPGA硬件資源消耗對比Tab.2 Comparison of FPGA hardware resource consumption

在優(yōu)化之前，導納矩陣為16階，高階的矩陣直接導致硬件資源占用增加，同時也給FPGA的實時計算帶來壓力。通過脈沖信號等效平均化，仿真算例中的濾波器由原來在FPGA中仿真改為在CPU中仿真，導納矩陣的階數(shù)從16階降至10階，有效地降低了FPGA硬件資源占用率，仿真計算時間減少，更有利于實現(xiàn)實時仿真。

從表2中可以看出，與優(yōu)化前的仿真方法相比，本文所提等效方法在保證仿真精度的前提下，降低了FPGA硬件資源占用率，驗證了該方法的有效性。

4 結論

本文基于CPU-FPGA聯(lián)合仿真平臺設計了一種混合步長電磁暫態(tài)實時仿真方法，提出了一種脈沖信號等效平均化方法對數(shù)據傳輸中的誤差進行補償，該方法同時降低了FPGA硬件資源占用率。

搭建光伏發(fā)電系統(tǒng)仿真模型進行暫態(tài)過程仿真，將FPGA高頻部分和CPU低頻部分仿真步長分別設為1 μs和50 μs。仿真結果表明，在光照強度突變和電路發(fā)生短路故障情況下，混合步長實時仿真結果與Simulink離線仿真結果基本一致，驗證了本文所提實時仿真方法的有效性。

對脈沖信號等效平均化前后的模型進行建模并分析了硬件資源消耗，結果證明優(yōu)化后的模型減少了FPGA的硬件資源消耗。