陳曉亮 孫偉鋒

(東南大學(xué)電子科學(xué)與工程學(xué)院,國家專用集成電路系統(tǒng)工程技術(shù)研究中心,南京 211189)

抗輻射嵌入式閃存工藝在航空航天領(lǐng)域應(yīng)用廣泛,其中高壓NMOS 器件對總劑量輻射效應(yīng)最敏感,對該器件進行加固是提高芯片抗輻射能力的關(guān)鍵之一.本文采用淺槽隔離（STI）場區(qū)離子注入工藝對180 nm 嵌入式閃存工藝中的高壓NMOS 器件進行加固,實驗結(jié)果表明該加固器件存在兩個主要問題: 1)淺槽刻蝕后進行離子注入,后續(xù)熱工藝較多,存在顯著的雜質(zhì)再分布效應(yīng),導(dǎo)致STI 側(cè)壁離子濃度降低,經(jīng)過1×105 rad (1 rad=10–2 Gy)(Si)輻照后,器件因漏電流增大而無法關(guān)斷;2)加固離子注入降低了漏區(qū)PN 結(jié)擊穿電壓,不能滿足實際應(yīng)用需求.為解決上述問題,本文提出了一種新型部分溝道離子注入加固方案.該方案調(diào)整加固離子注入工藝至熱預(yù)算較多的柵氧工藝之后,減弱了離子再分布效應(yīng).另外,僅在STI 邊緣的溝道中部進行離子注入,不影響漏擊穿電壓.采用本方案對高壓NMOS 器件進行總劑量工藝加固,不改變器件的條形柵設(shè)計,對器件電學(xué)參數(shù)影響較小,與通用工藝兼容性好.測試結(jié)果表明,器件經(jīng)過1.5×105 rad (Si)總劑量輻照后,關(guān)態(tài)漏電流保持在10–12 A 左右,這比傳統(tǒng)的STI 場區(qū)離子注入加固方案降低了5 個數(shù)量級.

1 引言

現(xiàn)代航天技術(shù)的發(fā)展需要抗輻射半導(dǎo)體器件和芯片技術(shù)的支撐,其中基于嵌入式閃存工藝的微控制器和現(xiàn)場可編程門陣列芯片應(yīng)用廣泛.研制這類芯片需要嵌入式閃存(embedded flash,eFlash)工藝.閃存單元的編程和擦除操作需要較高的電壓,所以eFlash 工藝通常都提供工作電壓為5 V的高壓器件來處理這些高壓信號.研究表明,二氧化硅中輻射產(chǎn)生電荷的累積量與電場強度相關(guān)[1,2].高壓器件的氧化硅積累電荷量最大,并且其溝道摻雜濃度相對較低,在eFlash 工藝中對總劑量效應(yīng)最敏感,是實施抗輻射加固的關(guān)鍵點之一[3?7].

輻射對半導(dǎo)體器件的影響源于其在氧化硅中產(chǎn)生并積累電荷.如圖1 所示,當(dāng)柵極為高電勢時,遷移率較高的電子在電場作用下迅速被柵極抽離,而空穴只能通過與氧化硅中的淺能級陷阱作用,緩慢向硅和二氧化硅界面移動.在此過程中,一部分空穴被氧化硅深能級陷阱俘獲形成固定電荷,另一部分在氫鍵作用下在硅和二氧化硅界面形成界面態(tài)[8].深亞微米工藝中,柵氧化層厚度一般小于20 nm,總劑量效應(yīng)產(chǎn)生的電荷易與通過襯底隧穿進入氧化硅的電子中和,對器件的影響基本可以忽略.淺槽隔離(shallow tench isolation,STI)氧化硅厚度通常大于300 nm,在輻照過程中正電荷大量積累在STI 邊緣,這降低了N 溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(N-channel MOSFET,NMOS)邊緣形成的寄生晶體管的閾值電壓,增大了NMOS器件關(guān)態(tài)漏電流,其原理如圖2 所示[9?11].

圖1 MOS 結(jié)構(gòu)中輻照產(chǎn)生和積累電荷能帶示意圖[8]Fig.1.Band diagram of radiation induced charge generation and accumulation in MOS structure[8].

圖2 輻射導(dǎo)致的STI 側(cè)壁寄生NMOS 示意圖Fig.2.Schematic of radiation induced parasitic NMOS at STI sidewall.

為保證芯片在輻照環(huán)境下應(yīng)用的可靠性,需要對器件進行總劑量加固.NMOS 器件的總劑量加固方式有設(shè)計加固和工藝加固兩種.設(shè)計加固通過改變版圖設(shè)計減小邊緣寄生器件的漏電,包括環(huán)形柵(或者無邊緣柵)結(jié)構(gòu)[12,13],體反向偏置結(jié)構(gòu)[14],虛擬柵極結(jié)構(gòu)[15]以及L 型柵極結(jié)構(gòu)等[16].其中,環(huán)柵器件是常用的器件加固方法.采用環(huán)柵結(jié)構(gòu)設(shè)計的Flash 高壓器件,在1.5×105rad (1 rad=10–2Gy) (Si)總劑量輻照后,漏電流相比輻照前沒有明顯增大[17].盡管環(huán)柵器件可以抑制總劑量效應(yīng),但是其版圖與通用設(shè)計不同,這使得環(huán)柵器件主要存在兩個缺點.首先,環(huán)柵器件面積較大,降低了芯片的集成度.其次,設(shè)計過程中不能直接使用晶圓代工廠提供的工藝設(shè)計工具包、知識產(chǎn)權(quán)模塊以及單元庫等[18,19].這不僅提高了產(chǎn)品設(shè)計難度,也延長了產(chǎn)品的開發(fā)周期.工藝加固技術(shù)在通用工藝基礎(chǔ)上對部分關(guān)鍵工藝進行優(yōu)化以提高器件抗輻射能力.采用工藝加固技術(shù),設(shè)計者使用通用的設(shè)計方案即可實現(xiàn)芯片抗輻射能力,縮短了開發(fā)周期,降低了產(chǎn)品研發(fā)難度.器件的工藝加固有兩種技術(shù)路線.第一,通過在STI 填充材料中引入電子復(fù)合中心,減少其在總劑量輻射下產(chǎn)生的電荷總量.例如對STI 填充材料進行硅離子注入或使用富硅氧化硅作為填充材料,引入硅元素形成電子-空穴復(fù)合中心,通過減少輻照產(chǎn)生電荷的總量提高器件抗總劑量能力.該技術(shù)對柵氧化硅厚度有影響,存在一定的可靠性問題[20,21];第二,優(yōu)化器件工藝達(dá)到減小邊緣寄生器件漏電的目的,例如采用STI 場區(qū)離子注入技術(shù)[22]和超陡倒摻雜阱技術(shù)[23]提高STI 側(cè)壁的摻雜離子濃度,增大邊緣寄生器件的閾值電壓.在這兩種技術(shù)路線中,前者使用了不同的STI 填充材料,與通用工藝兼容性較差,對器件參數(shù)及可靠性也存在較大影響.后者只對邊緣寄生器件本身進行工藝優(yōu)化,兼容性較好,易于實現(xiàn).

本文采用STI 場區(qū)離子注入技術(shù)對180 nm eFlash 工藝中的高壓NMOS 器件進行總劑量工藝加固,研究了其總劑量特性,提出了該技術(shù)在應(yīng)用中存在的問題.有針對性地提出了一種新型部分溝道離子注入解決方案,并對其進行驗證.

2 傳統(tǒng)工藝加固方案和測試分析

2.1 STI 注入加固技術(shù)和實驗方案

本研究首先采用傳統(tǒng)的STI 場區(qū)離子注入技術(shù)對180 nm eFlash 工藝中的5 V NMOS 器件進行加固.其原理是在STI 有源區(qū)邊緣注入P 型離子,提高邊緣寄生管的溝道摻雜濃度,器件版圖如圖3(a)所示.該技術(shù)在STI 淺槽刻蝕完成后,生長15 nm 厚的STI 線氧化層用以修復(fù)刻蝕造成的有源區(qū)損傷.接著通過光刻工藝定義整個NMOS區(qū)域為P 型加固離子注入窗口,PMOS 器件區(qū)域則被光刻膠掩蔽.在STI 隔離氧化硅填充之前進行場區(qū)加固離子注入,工藝示意如圖3(b)所示.為減小對主NMOS 器件的影響,用氮化硅作為NMOS有源區(qū)的注入阻擋層,只對STI 側(cè)壁和底部進行離子注入.

圖3 傳統(tǒng)的STI 場區(qū)離子注入加固技術(shù)示意圖 (a)器件版圖;(b)工藝示意圖Fig.3.Schematic of traditional ion implantation technology on STI field region: (a) Layout of the device;(b) diagram of the process.

測試的器件寬長比W/L=10 μm/0.55 μm,柵氧厚度為16 nm.制作的樣品加固注入實驗條件如表1 所示.其中樣品#1 為對照組,采用通用的eFlash 工藝,不進行離子注入加固;樣品#2 和#3都采用場區(qū)離子注入加固技術(shù),注入雜質(zhì)為銦(In),其劑量分別為5×1013cm–2和8×1013cm–2,能量均為120 keV,后續(xù)與阱注入離子共同退火激活.除此以外,其他工藝流程與樣品#1 完全相同.總劑量輻射實驗采用60Coγ射線,劑量率固定為50 rad(Si)/s,輻照過程中器件為開態(tài)偏置(柵極電壓為5 V,其余端口接地).對輻射實驗前以及總劑量分別為5×104rad(Si),1×105rad(Si)和1.5×105rad(Si)時器件的VG-ID特性曲線進行測試,測試時漏端電壓VD為5 V.

表1 STI 場區(qū)離子注入實驗分片方案Table 1.Split condition of ion implantation for experiment.

2.2 總劑量實驗測試結(jié)果與分析

輻射實驗前測試3 個樣品的關(guān)態(tài)漏電流均為10–12A 左右.分別對樣品#1,#2 和#3 進行總劑量輻照實驗,輻照后的VG-ID特性曲線如圖4 所示.圖4(a)表明,未經(jīng)STI 場區(qū)加固注入的樣品#1經(jīng)過5×104rad(Si)總劑量輻照后,關(guān)態(tài)漏電流急劇增大到超過10 μA,器件無法關(guān)斷.再繼續(xù)增大輻照總劑量,器件關(guān)態(tài)漏電流趨于飽和,說明邊緣寄生管已處于強反型狀態(tài).如圖4(b)和圖4(c)所示,同樣經(jīng)過5×104rad(Si)總劑量輻照后,采用STI 場區(qū)離子注入加固的器件關(guān)態(tài)漏電流隨加固注入離子劑量的增大而降低,樣品#2 和#3 的漏電流分別比樣品#1 低1 個數(shù)量級和2 個數(shù)量級.經(jīng)過1×105rad(Si)和1.5×105rad(Si)總劑量輻照后也得到類似的趨勢.實驗結(jié)果表明,STI 場區(qū)離子注入加固技術(shù)能夠提高器件的抗總劑量能力.輻照總劑量越低時,加固效果越顯著.加固注入劑量越高,器件抗總劑量能力越強.

圖4 的測試結(jié)果表明,雖然STI 場區(qū)離子注入工藝提高了器件抗總劑量能力,但是當(dāng)輻射總劑量超過1×105rad(Si)后,器件的漏電仍然超過1μA,無法滿足實際應(yīng)用需求.這是因為STI 場區(qū)離子注入是在STI 刻蝕完成之后進行的,經(jīng)過后續(xù)的退火和柵氧生長等熱工藝過程,摻雜離子擴散造成STI 邊緣溝道區(qū)域摻雜濃度不斷下降,最終影響加固效果.相比邏輯工藝,eFlash 工藝中增大了16 nm 厚的高壓器件柵氧化層工藝和9 nm 厚的存儲單元隧穿氧化層工藝,其工藝時間較長,且溫度均在900 ℃以上,這造成了STI 邊緣離子的再分布效應(yīng).使用TCAD 軟件對STI 邊緣離子濃度進行了仿真分析,仿真結(jié)構(gòu)如圖5(a)所示.在相同STI 場區(qū)離子注入劑量下,對比邏輯工藝和eFlash工藝STI 邊緣摻雜離子的分布情況.分別取距離表面10 nm,150 nm 及300 nm 處的離子濃度分布進行比較,如圖5(b)所示.結(jié)果表明,在有源區(qū)結(jié)深范圍內(nèi),eFlash 工藝的STI 邊緣離子濃度低約1 個數(shù)量級,這影響了總劑量加固注入的效果.

圖4 5 V NMOS 器件總劑量效應(yīng)測試結(jié)果 (a) 無STI 場區(qū)離子注入;(b) 場區(qū)離子注入劑量5×1013 cm–2 ;(c) 場區(qū)離子注入劑量8×1013 cm–2Fig.4.Total ionizing dose test results of 5 V NMOS device: (a) Without STI field implantation;(b) STI filed implantation dose 5×1013 cm–2 ;(c) STI filed implantation dose 8×1013 cm–2.

圖5 STI 邊緣摻雜離子濃度仿真 (a) STI 結(jié)構(gòu)中離子濃度分布圖;(b) 不同工藝熱預(yù)算下不同位置的離子濃度分布對比Fig.5.Simulation of doping concentration at STI edge region: (a) Ion distribution of STI structure;(b) doping profile comparison at various positions under different thermal budget.

2.3 加固工藝對漏擊穿電壓的影響

MOSFET 關(guān)斷時,漏區(qū)的反偏PN 結(jié)將承受高電壓.對NMOS 器件,漏端PN 結(jié)由重?fù)诫sN 型漏區(qū)和輕摻雜P 型阱區(qū)組成,能夠承受的最大電壓為PN 結(jié)反向擊穿電壓.漏區(qū)PN 結(jié)可以近似為單邊突變結(jié),擊穿電壓VBD主要由輕摻雜一側(cè)(P型阱區(qū))的電離雜質(zhì)濃度決定,由(1)式表示:

其中εSi為硅的介電常數(shù),Em為硅材料能承受的最大電場,q為電子電量,N為輕摻雜一側(cè)的電離雜質(zhì)濃度.

由(1)式可知,阱區(qū)的摻雜濃度越低,器件漏擊穿電壓越高.180 nm eFlash 工藝中的5 V NMOS器件,P 型阱區(qū)摻雜劑量為1012cm–2,而STI 邊緣的場區(qū)加固注入P 型離子劑量為1013cm–2.加固注入比阱區(qū)摻雜劑量高1 個數(shù)量級,如圖6 所示,加固離子注入在漏端PN 結(jié)耗盡區(qū)STI 邊緣形成易擊穿區(qū).

圖6 STI 場區(qū)離子注入對漏擊穿電壓的影響示意圖Fig.6.Schematic of the impact of ion implantation on drain breakdown voltage.

為了驗證上面的理論分析,測試了不同STI場區(qū)加固注入劑量的器件的漏擊穿電壓.所測器件溝道寬度為10 μm,溝道長度分別為0.55 μm 和10 μm.測試時柵極、源極和體電壓為0 V,漏端電壓從0 V 開始以50 mV 為單位逐漸增大,定義漏電流為1 μA 時的漏端電壓為擊穿電壓.圖7 所示測試結(jié)果表明,兩種溝道長度的器件漏擊穿電壓變化趨勢是一致的.未經(jīng)加固注入的器件漏擊穿電壓高于12 V,隨著加固注入劑量的增大,器件漏擊穿電壓逐漸降低.當(dāng)加固注入劑量達(dá)到1014cm–2時,漏擊穿電壓低于11 V,電路無法正常工作.

圖7 STI 場區(qū)加固注入劑量對器件漏擊穿電壓的影響Fig.7.Impact of hardening implantation dose on drain breakdown voltage.

3 新型總劑量加固解決方案

3.1 新型部分溝道離子注入加固方案的提出

圖4 表明,在經(jīng)過總劑量5×104rad(Si)輻照后,邊緣寄生器件為強反型狀態(tài),未加固器件漏電流已超過10 μA.為了避免加固注入對器件漏擊穿電壓的影響,提出如圖8 所示的新型部分溝道離子注入加固方案.在該加固方案中,STI 邊緣寄生管由3 個NMOS 管N1,N2和N3串聯(lián)組成,其中只對N2管溝道進行加固注入.N2管溝道摻雜濃度最大,閾值電壓最高,決定了邊緣寄生管的漏電流.

與圖3 所示的STI 場區(qū)離子注入加固方案相比,該方案主要有兩方面的創(chuàng)新: 1)通過光刻工藝形成如圖8 所示的加固注入窗口區(qū),提高溝道中部的摻雜濃度,減小總劑量效應(yīng)引起的漏電,該注入窗口不包含漏區(qū),避免影響器件漏擊穿電壓;2)調(diào)整離子注入加固工藝至柵氧工藝之后,減小eFlash工藝熱預(yù)算造成的離子再分布效應(yīng),提高了STI邊緣離子濃度.在現(xiàn)有工藝能力下,加固注入窗口尺寸最小可做到0.25 μm×0.25 μm.在180 nm eFlash工藝中,5 V NMOS 器件最小溝道尺寸W/L=0.6 μm/0.55 μm,所以該技術(shù)方案可以滿足高壓NMOS 器件的加固注入需求.

圖8 新型抗總劑量加固注入器件結(jié)構(gòu)和能帶圖Fig.8.Device structure and band diagram with the new hardening ion implantation.

3.2 新型加固方案測試分析

采用上述新型部分溝道離子注入加固方案的測試器件寬長比為W/L=10 μm/0.55 μm,工作電壓為5 V.器件的柵氧厚度為16 nm,多晶硅柵厚度為100 nm.在淀積多晶硅柵后進行光刻和加固離子注入,雜質(zhì)為銦(In),未增加額外退火工藝.樣品#4,#5 和#6 的注入劑量分別為2×1013cm–2,5×1013cm–2和8×1013cm–2,注入能量均為250 keV.對器件進行總劑量1×105rad(Si)和1.5×105rad(Si)輻照實驗,并測試器件VG-ID特性,結(jié)果如圖9所示.對比圖9(b)和圖4(b)表明,加固離子注入劑量為5×1013cm–2時,1.5×105rad(Si)總劑量輻射后,采用部分溝道注入加固方案的器件漏電流為10–10A 左右,比STI 場區(qū)離子注入加固方案低約5 個數(shù)量級.同時圖9 也表明,器件抗總劑量能力隨著加固離子注入劑量的增大而提高.注入劑量為 8×1013cm–2時,器件經(jīng)過 1.5×105rad(Si)輻照后,保持漏電流在10–12A 左右的較低水平.采用新型部分溝道離子注入加固方案的器件抗總劑量能力得到顯著提升.

圖9 采用部分溝道離子注入器件總劑量效應(yīng) (a)加固注入劑量2×1013 cm–2;(b)加固注入劑5×1013 cm–2 ;(c)加固注入劑量8×1013 cm–2Fig.9.TID effect of the devices with partial channel hardened implantation: (a) Hardening implantation dose 2×1013 cm–2 ;(b) hardening implantation dose 5×1013 cm–2 ;(c) hardening implantation dose 8×1013 cm–2.

表2 總結(jié)了STI 場區(qū)離子注入加固技術(shù)和新型部分溝道離子注入加固技術(shù)的總劑量實驗測試數(shù)據(jù).結(jié)果表明,在輻照實驗前器件的閾值電壓(VT)隨加固注入劑量的增大而略微增加,這是由于注入雜質(zhì)不可避免的進入主器件溝道區(qū)造成的;所有樣品的飽和電流(IDsat)在420—430 μA/μm,漏電流(Ioff)都在10 pA/μm 以下.采用STI 場區(qū)加固技術(shù)的器件漏擊穿電壓(BVD)受加固注入劑量影響較大,這在前文已經(jīng)具體分析過.采用部分溝道離子注入技術(shù)的樣品的漏擊穿電壓則穩(wěn)定在12 V左右,不受加固注入劑量影響.經(jīng)過1×105rad(Si)總劑量輻照后,樣品#1 和#2 漏電流過大導(dǎo)致器件無法關(guān)斷,樣品#3 的閾值電壓為0.35 V,比輻照前降低了55.1%,漏電流達(dá)到5 μA.采用部分溝道離子注入技術(shù)的樣品#4—#6 輻照后閾值電壓降低10%—15%,這是柵氧總劑量效應(yīng)引起的平帶電壓漂移造成的,與加固注入劑量無關(guān).加固注入劑量為超過5×1013cm–2時,輻照后仍保持漏電流在10 pA/μm 左右.表2 還表明,總劑量輻照對器件飽和電流的影響較小,無論是否采用離子加固注入,所有樣品的飽和電流在輻照后都略微增大,幅度小于5%.

表2 兩種注入加固方案測試結(jié)果對比Table 2. Comparison of two total ionizing dose hardening methodology.

4 結(jié)論

本文研究了180 nm eFlash 工藝中5 V NMOS器件的總劑量工藝加固技術(shù).首先采用傳統(tǒng)的STI場區(qū)離子注入技術(shù)進行5 V NMOS 總劑量加固,結(jié)果表明該方案主要存在兩個問題: 1) eFlash 工藝較多的熱預(yù)算造成STI 側(cè)壁離子再分布,經(jīng)過1×105rad(Si)總劑量輻照后器件漏電流大于1 μA,不能滿足實際應(yīng)用需求;2)加固離子注入提高了器件漏區(qū)襯底摻雜濃度,降低漏擊穿電壓,影響器件正常工作.為解決上述問題,本文提出了一種新型的部分溝道離子注入加固方案,主要有兩方面的創(chuàng)新: 1)把加固離子注入工藝調(diào)整至柵氧工藝之后,減小摻雜離子再分布效應(yīng),提高STI 邊緣有效離子濃度;2)通過光刻工藝,在STI邊緣溝道中部形成矩形注入窗口,加固注入不影響源漏區(qū)離子分布.結(jié)果表明,在相同加固注入劑量下經(jīng)過1.5×105rad(Si)總劑量輻照后,采用新型部分溝道離子注入技術(shù)的器件漏電流比STI 場區(qū)注入方案低5 個數(shù)量級以上,器件總劑量能力得到顯著提升.有效解決了eFlash 工藝中高壓NMOS 器件的抗總劑量能力與漏擊穿電壓之間的矛盾,同時也為其他工藝中高壓NMOS 器件的抗輻射工藝加固提供參考.