張 翼，劉 坤，韓春林，王 洋，張有濤2,,6，李曉鵬，楊 磊，郭宇鋒,2

(1. 南京郵電大學 集成電路科學與工程學院，江蘇 南京 210023；2. 射頻集成與微組裝技術國家地方聯(lián)合工程實驗室，江蘇 南京 210023；3. 微波毫米波單片集成和模塊電路重點實驗室，江蘇 南京 210016；4. 東南大學 毫米波國家重點實驗室，江蘇 南京 210096；5. 南京工業(yè)職業(yè)技術大學，江蘇 南京 210023；6. 南京國博電子股份有限公司，江蘇 南京 210016)

0 引 言

超高速寬帶模數(shù)轉換器在寬帶通信和雷達接收機中被廣泛使用. 隨著移動通信和光通信技術的迅速發(fā)展，信號處理的速度變得越來越快，同時也使得超高速(Ultra-High-Speed)模數(shù)轉換器(Analog-to-Digital Converter，ADC)電路的市場需求變得更大. 例如，在移動數(shù)據(jù)需求不斷增長的推動下，移動通信LTE Advanced(LTE-A)之類的標準已經(jīng)被快速更新以支持更多用戶，并提供更高的每用戶帶寬[1]. 因此，由宏基站(Base Station, BTS)支持的信號帶寬預計將從35 MHz～100 MHz赫茲擴增至200 MHz. 因此，這也對模數(shù)轉換器的帶寬提出了更高的要求. 除了帶寬和采樣速度，模數(shù)轉換器的精度也是系統(tǒng)性能的瓶頸.

從工藝角度，InP HBT工藝具有很多的優(yōu)點[2-5]，其高頻性能好，電流密度大，功率密度高，驅(qū)動能力強，線性度好，InP HBT的擊穿電壓約為SiGe HBT的3倍，同時截止頻率更高. 這對于超高速和大帶寬的模數(shù)轉換器設計非常有利，然而化合物工藝由于其集成密度的限制，無法實現(xiàn)大規(guī)模復雜數(shù)字電路.

從電路結構上來說，全并行ADC電路的工作速度在所有單通道ADC電路結構中是最快的. 然而，全并行ADC一般精度較低，不超過6位，否則電路規(guī)模和功耗將變得非常龐大從而不適合InP HBT工藝. Σ-ΔADC通過過采樣和噪聲整形兩個關鍵技術，結合InP HBT工藝的優(yōu)勢，可以實現(xiàn)超高速寬帶和中高精度的模數(shù)轉換.

本文基于國內(nèi)獨立自主的0.7 μm InP HBT工藝，設計了一款超高速寬帶Σ-Δ模數(shù)轉換器，其在300 MHz的寬帶內(nèi)，信噪比(Signal-to-Noise Ratio, SNR)都大于42.6 dB，可以滿足寬帶通信和雷達接收機等的需求. 本文主要介紹了超高速寬帶Σ-ΔADC系統(tǒng)架構，進行了關鍵單元電路設計及制版，并對系統(tǒng)進行了仿真分析.

1 Σ-ΔADC電路設計

1.1 Σ-ΔADC系統(tǒng)架構

與離散時間∑-ΔADC相比，連續(xù)時間∑-ΔADC不需要引入抗混疊過濾器，而是通過環(huán)路濾波器進行濾波. 此外，由于沒有開關的操作且沒有對建立時間的嚴格要求，因此連續(xù)時間∑-ΔADC能夠以更高的速度工作. 然而，連續(xù)時間∑-Δ轉換器會受到來自時鐘抖動的雙重影響，除了每個采樣器中的抖動產(chǎn)生的噪聲，在內(nèi)部數(shù)模轉換器(Digital-to-Analog Converter, DAC)中的時鐘抖動也會在DAC中引入噪聲. 由于InP HBT工藝具有高頻性能好但集成度較差的特點，因此采用InP HBT工藝設計實現(xiàn)的∑-ΔADC一般都是采用連續(xù)時間的結構. 此外，由于內(nèi)部DAC的非線性和噪聲等非理想特性無法通過環(huán)路的噪聲整形加以解決，因此內(nèi)部DAC設計的要求更高，對其線性度的要求必須超過整體∑-ΔADC的要求. 因此，很多設計采用了單比特DAC，就是利用其天生線性的優(yōu)點. 然而，單比特DAC也有自身精度比較低和量化噪聲固定而隨機性不夠的缺點. 本文設計中要求采樣時鐘為10 GHz，最大輸入信號帶寬大于300 MHz，其過采樣率(Over sampling rate, OSR)大約僅為16，通過過采樣和噪聲整形技術能夠提升的精度有限. 常規(guī)設計中可以采用引入擾動或高階調(diào)制的方法，然而，高階調(diào)制需要參考系統(tǒng)穩(wěn)定性的問題，并且以上的方法都會使系統(tǒng)結構變得較為復雜，化合物工藝由于其集成密度的限制，不適合采用上述方法. 因此，本文方案中設計了高線性度的2 bit 電流舵DAC[6]，從仿真結果來看，該DAC的線性度性能足以滿足∑-ΔADC系統(tǒng)的要求. 圖1 為本文設計采用的∑-ΔADC系統(tǒng)框圖.

由圖1 可以看出，系統(tǒng)包括了兩級環(huán)路濾波器，一個2 bit ADC和一個2 bit DAC. 主要的噪聲源是第一級濾波器的輸入?yún)⒖荚肼暫虳AC的輸出噪聲. DAC噪聲包括晶體管產(chǎn)生的噪聲電流，以及時鐘和數(shù)據(jù)抖動引起的噪聲. 為了減輕數(shù)據(jù)抖動的影響，ADC中的比較器由主從結構[7-8]組成，其中輸出與采樣時鐘同步良好. 然而，主從比較器的輸出延遲了時鐘周期的一半，該延遲會在Δ-∑反饋路徑上引入額外的環(huán)路延遲. 因此，必須使用補償方法糾正延遲引起的調(diào)制器的不穩(wěn)定[9]. 此外，在系統(tǒng)輸出加入了一個2 bit DAC和輸出緩沖電路，該DAC與系統(tǒng)中的DAC完全相同，該部分構成了測試輔助電路，可以降低系統(tǒng)測試的難度.

調(diào)制器的環(huán)路傳輸函數(shù)可用-HqH2(1+H1)來表示，其中，H1，H2和Hq分別是第一、第二環(huán)路濾波器和量化器的傳遞函數(shù).前面的表達式意味著，如果H2中存在零點，則環(huán)路傳輸函數(shù)將繼承相同的零點. 因此，本文在第二個濾波器中添加了一個零點，具體見下節(jié)說明.

1.2 關鍵單元電路設計

1.2.1 環(huán)路濾波器設計

每級環(huán)路濾波器由一個全差分運算放大器組成，該放大器構造成一個求和積分器，如圖2 所示. 圖2 中電阻RZ將零點引入傳遞函數(shù)，該電阻僅存在于第二個濾波器中. 正如1.1節(jié)介紹的在第二個濾波器中添加了一個零點，該零點的引入是為了補償環(huán)路增益.

圖2 環(huán)路濾波器結構示意圖Fig.2 Schematic diagram of loop filter

運算放大器設計中的關鍵參數(shù)是低頻增益和線性度. 高的低頻增益改善了低頻下的噪聲整形，減少了不希望出現(xiàn)的死區(qū)非線性現(xiàn)象[10]. 第一個積分器中運算放大器的線性度對∑-ΔADC的線性性能至關重要，因為這種失真會直接返回到ADC的輸入端，而第二個積分器的線性度要求則會低一些.

運放電路原理圖如圖3 所示. 該電路采用了密勒補償?shù)膬蓚€增益級，輸出級采用共集電極輸出. 第一級由一個射極電阻退化，以提高放大器的線性度. 由于第二個積分器的線性度要求不高，因此，第二級未采用射極退化電阻. 為了避免啟動過程中的閂鎖效應問題，共模反饋電路只控制第二增益級電流的一半，而另一半是固定電流.

圖3 運算放大器電路圖Fig.3 Circuit diagram of operational amplifier

1.2.2 2 bit模數(shù)轉換器設計

圖1 中的2 bit ADC電路結構如圖4 所示.VREF處的電壓控制Flash ADC的動態(tài)范圍. 這三個比較器都包括一個前置放大器和主從鎖存器.

圖4 2 bit ADC電路圖Fig.4 Circuit diagram of 2 bit ADC

前置放大器提高了靈敏度并且減輕了時鐘回踢的影響. 如圖5 所示，它包括一個共射共基級和兩個射級跟隨電路. 前置放大器有一個獨立的偏置電路，以防止時鐘信號通過電流源干擾偏置.

圖5 比較器的預放大器電路圖Fig.5 Circuit diagram of pre-amplifier for the comparator

本文設計的比較器電路的主從鎖存器采用標準的ECL拓撲. 時鐘回踢效應可以通過時鐘切換對的退化來降低. 鎖存器對包括射級跟隨器，以增加其速度并中和密勒效應. 此外，設計中還通過引入峰化電感提高主鎖存器的速度. 完整的主從鎖存器電路圖如圖6 所示.

圖6 比較器的主從鎖存器電路圖Fig.6 Circuit diagram of master-slave latch of comparator

1.2.3 2 bit數(shù)模轉換器電路設計

本文設計中，2 bit DAC采用電阻負載的標準差動電流舵結構，其電路圖如圖7 所示.

圖7 2 bit DAC電路圖Fig.7 Circuit diagram of 2 bit DAC

每個輸入位(D0～D2)在差分對的輸出之間切換電流. DAC的數(shù)字輸入由flash ADC以溫度計編碼的結果作為其輸入. 因此，開關電流源(I0～I2)是相同的. 形成電流開關的差分對加入射極退化電阻，以減少由急劇輸入瞬變引起的輸出過沖. 構成電流源的電阻和晶體管以一種每組器件由 3個平行器件組成的方式變換. DAC的線性度是本設計中的一個關鍵. 本文在電路設計上采用了差分電流舵結構；形成電流開關的差分對進行了射極退化設計，以減少由輸入的急劇瞬變引起的輸出過沖. 版圖設計上差分對采用了共中心方式實現(xiàn)對稱；為了增強器件的均勻性，在電流源晶體管周圍設計了兩排偽晶體管以增強器件的一致性.

2 仿真結果

基于第1節(jié)提出的系統(tǒng)架構和關鍵單元電路來進行版圖設計，本文的Σ-ΔADC電路基于0.7 μm InP HBT工藝設計實現(xiàn)，該工藝的ft>250 GHz，fmax>280 GHz. 圖8 是Σ-ΔADC電路的版圖，版圖尺寸為1.58 mm×1.82 mm.

圖8 Σ-ΔADC電路的版圖Fig.8 Layout of Σ-ΔADC

仿真中設置時鐘信號頻率為10 GHz，輸入差分信號擺幅為1 000 mV，不同頻率輸入信號下的輸出信號的頻譜如圖9～圖11 所示.

由圖9～圖11 可以看出：當輸入信號頻率為73 MHz，OSR約為64時，該ADC的SFDR大于60 dB，SNR大于55.3 dB；當輸入信號頻率為151 MHz，OSR約為32時，該ADC的SFDR大于56.5 dB，SNR大于49.9 dB；當輸入信號頻率為307 MHz，OSR約為16時，該ADC的SFDR大于52.4 dB，SNR大于42.6 dB.

本文設計的結果與相關文獻結果的對比如表1 所示. 由表1 可以看出，由于InP HBT工藝設計時特征尺寸較大，對光刻機等半導體設備要求不高. 本文設計的Σ-Δ模數(shù)轉換器的采樣速度和帶寬均超過其他的設計，性能介于相關文獻所設計的ADC的中間.

圖9 輸入73 MHz, OSR為64時輸出信號的頻譜Fig.9 Output signal spectrum at input signal of 73 MHz and OSR of 646

圖10 輸入151 MHz, OSR為32時輸出信號的頻譜Fig.10 Output signal spectrum at input signal of 151 MHz and OSR of 326

圖11 輸入307 MHz, OSR為16時輸出信號的頻譜Fig.11 Output signal spectrum at input signal of 307 MHz and OSR of 16

表1 Σ-ΔADC性能對比Tab.1 Σ-ΔADC performance comparison

3 結 論

本文提出了一種基于國內(nèi)自主可控0.7 μm InP HBT工藝，時鐘采樣率為10 GS/s，最大輸入信號帶寬超過300 MHz的超高速寬帶Σ-Δ模數(shù)轉換器電路的設計和仿真. 結構上采用了二階2 bit 量化，可充分發(fā)揮InP HBT工藝的特點. 后仿真結果表明：本文所設計的Σ-ΔADC在5 V供電電壓下，當輸入信號幅度為1 000 mV，頻率為307 MHz 時，ADC的無雜散動態(tài)范圍(SFDR)和信號與噪聲及諧波的失真比(SNDR)分別為 52.4 dB 和42.6 dB，功耗為1.3 W，可以應用在寬帶通信和雷達接收機中.