鄭偉文,李曉偉,熊康林,3,馮加貴,3

(1.量子科技長三角產(chǎn)業(yè)創(chuàng)新中心,江蘇 蘇州 215123;2.材料科學(xué)姑蘇實驗室,江蘇 蘇州 215123;3.中國科學(xué)院蘇州納米技術(shù)與納米仿生研究所 納米真空互聯(lián)實驗站,江蘇 蘇州 215123)

隨著社會的發(fā)展,人類對于計算機計算速度和性能的要求不斷在提升,未來數(shù)十年內(nèi),現(xiàn)有的電子計算機將無法滿足人們在科研、商業(yè)等領(lǐng)域的需求。現(xiàn)階段主要通過提高晶體管密度和縮小單個晶體管尺寸以提升芯片計算性能。而隨著半導(dǎo)體技術(shù)的快速發(fā)展,硅基芯片已經(jīng)到了3 nm 的技術(shù)節(jié)點,晶體管的溝道尺寸趨近于物理極限,基于經(jīng)典物理的器件模型逐漸失效,量子隧穿現(xiàn)象將導(dǎo)致晶體管無法工作[1-5]。因此,利用先進封裝[6]提升晶體管密度成為提高芯片性能最為可行的技術(shù)方案之一。

當(dāng)前先進封裝以Wire-Bonding、Flip-Chip 和TSV(Through Silicon Via)工藝為主要手段,極大提升芯片單位體積內(nèi)晶體管數(shù)量,同時縮短不同芯片間的電學(xué)聯(lián)通路徑,以降低功耗并獲得更大的帶寬。然而,受到熱量耗散問題的制約,封裝并不能無限制地增加芯片中晶體管的數(shù)量和密度。芯片在工作狀態(tài)下,除了材料本身的發(fā)熱耗散外,根據(jù)Landauer 原理(每刪除一比特的信息,需要消耗一定的能量),消耗的能量也都將轉(zhuǎn)變?yōu)闊崃?。如果芯片?nèi)積聚的熱量無法快速向外耗散,將導(dǎo)致芯片溫度快速升高而無法工作,因此傳統(tǒng)芯片的集成度終將受到散熱問題的限制。

與經(jīng)典電子計算所不同,量子計算過程是可逆的,理論上熱耗散極小;同時量子比特所獨有的疊加態(tài)和糾纏態(tài),使其計算能力隨著比特數(shù)量的增加呈現(xiàn)指數(shù)增長。量子計算的概念,從20 世紀(jì)80 年代提出后,已經(jīng)成為國際熱點研究方向,目前已發(fā)展出了包括超導(dǎo)量子、光子、離子阱、量子點等眾多的量子技術(shù)路線。而在這眾多的技術(shù)路線中,由于超導(dǎo)量子方向與傳統(tǒng)半導(dǎo)體技術(shù)的兼容性強(包括設(shè)備、工藝、材料等與目前的半導(dǎo)體通用),因此相較于其他技術(shù)路線,超導(dǎo)量子比特的制備和可擴展性都具有較大優(yōu)勢,成為世界各大科技公司和科研單位的主要研究方向。例如IBM 公司推出的目前最先進的127 量子比特芯片、D Wave 公司推出的5000 比特的量子退火機都采用了超導(dǎo)量子方案。

本文將著重介紹超導(dǎo)量子在可擴展技術(shù)上的發(fā)展方向和技術(shù)路線,利用先進封裝技術(shù)實現(xiàn)超導(dǎo)量子芯片比特數(shù)量從10 量級到1000 量級的突破,甚至于通過一種可擴展模塊化集成方式實現(xiàn)最終的通用量子計算。同時分析了各種先進集成技術(shù)在超導(dǎo)量子芯片擴展中的作用以及所面臨的挑戰(zhàn)。

1 超導(dǎo)量子芯片

超導(dǎo)量子芯片需要在極低溫(約10 mK)環(huán)境下工作,以降低環(huán)境噪聲對比特的影響。超導(dǎo)量子比特工作原理是利用約瑟夫森結(jié)在極低溫環(huán)境下的非線性電路特性,構(gòu)建不同能級間距的能級態(tài),并選擇其基態(tài)和第一激發(fā)態(tài)構(gòu)成二能級系統(tǒng)。

在傳統(tǒng)半導(dǎo)體芯片中,通過外端輸入的電壓信號對晶體管進行開關(guān)控制從而實現(xiàn)0 和1 的轉(zhuǎn)變。在超導(dǎo)量子芯片中,量子比特需要通過微波信號進行調(diào)控其基態(tài)和激發(fā)態(tài)。而多個量子比特要實現(xiàn)協(xié)同工作,需要通過電容、電感或諧振器進行相互耦合。由于量子比特信息具備不可復(fù)制性,單個量子比特需要足夠的時間進行獨立操作計算,所以量子比特的相干時間是其核心指標(biāo)之一。目前超導(dǎo)量子最長的相干時間在1 ms 左右,而單次的比特操作時間最短在10 ns 級,理論上可以實現(xiàn)103～104次的操作。

除了比特的質(zhì)量,比特的數(shù)量同樣重要,否則在比特相干時間內(nèi)無法完成大量的計算。相較于成熟的傳統(tǒng)半導(dǎo)體芯片,超導(dǎo)量子芯片目前還處于初始階段,比特數(shù)量主要集中在10～100。同時,在超導(dǎo)量子芯片中,除了約瑟夫森結(jié)(尺寸在100～1000 nm),還需要控制線、諧振器、電容電感、讀出線等結(jié)構(gòu)(單個結(jié)構(gòu)的尺寸在100～1000 μm 量級),考慮到電磁場的串?dāng)_影響,各結(jié)構(gòu)間都要保留足夠的間隔。想要制備100 數(shù)量級的量子比特,在單個100 mm2量級尺寸的芯片平面上已經(jīng)無法實現(xiàn)。因此,借鑒傳統(tǒng)半導(dǎo)體的發(fā)展路線,量子比特的先進封裝集成是最為有效的方案之一。

2 超導(dǎo)量子集成技術(shù)

傳統(tǒng)半導(dǎo)體封裝,側(cè)重于不同功能器件的模組化,從而實現(xiàn)芯片功能化的集成以及物理保護。而超導(dǎo)量子比特中的封裝集成,主要解決芯片平面布線空間不足問題。由于量子比特本身比較脆弱,對環(huán)境噪聲十分敏感,同時又采用微波信號進行操控讀取,因此在考慮量子比特的集成時,對材料、線路結(jié)構(gòu)設(shè)計以及工藝有更高的要求,同時還需要考慮電磁干擾以及信號衰減。下面將按照量子比特數(shù)量從10 量級到1000量級,再到通用量子計算機的路線,分別介紹平面工藝、倒裝焊工藝、TSV 以及模塊化在各階段的作用以及所面臨的挑戰(zhàn)。

2.1 平面工藝

稀釋制冷機是目前唯一能滿足超導(dǎo)量子芯片工作溫度需求的設(shè)備,但其內(nèi)部空間極為有限。超導(dǎo)量子芯片需要排布大量的測控線,芯片的尺寸一般為100 mm2量級。當(dāng)量子比特數(shù)量較少時(小于20),一般采用單平面排布設(shè)計。但此時需要對線路的排布進行優(yōu)化,以降低各線路之間的影響。目前最常用的方式就是采用空橋方案,利用架空的超導(dǎo)傳輸線相互接地,以實現(xiàn)降低線路間的干擾以及節(jié)省線路排布空間的目的,如圖1 所示[7]。

圖1 空橋結(jié)構(gòu)示意圖。(a)諧振腔和空橋結(jié)構(gòu);(b)SiO2做犧牲層的空橋結(jié)構(gòu);(c)HF 氣相釋放去除SiO2層后空橋結(jié)構(gòu)[7]Fig.1 Schematic of air-bridge structure.(a) Resonator and air-bridge;(b) Air-bridge structure with SiO2 sacrificial layer;(c) Air-bridge after SiO2 layer is removed by VHF release[7]

2.2 倒裝焊

隨著量子比特數(shù)量增加(20～50 比特),單平面已無法滿足排線空間需求。參考目前傳統(tǒng)半導(dǎo)體的做法,可以向第3 個維度發(fā)展,即3D 集成。由于超導(dǎo)量子線路結(jié)構(gòu)大多通過電容電感耦合的方式進行連接,因此可以將線路拆成2 個平面,利用Flip-Chip 模式進行連接。目前常見的是將量子比特和讀出控制分成2 個單獨的平面,再利用電容電感進行耦合連接,同時利用超導(dǎo)金屬作為機械支撐和信號連通,如圖2 所示[8]。為了實現(xiàn)芯片低溫超導(dǎo),芯片線路材料必須都為超導(dǎo)體,因此需要選擇合適的超導(dǎo)金屬作為上下芯片連接層。而超導(dǎo)線路中Al/Al2O3/Al 結(jié)構(gòu)的約瑟夫森結(jié),膜厚在100 nm 級別,結(jié)構(gòu)十分脆弱,高溫及腐蝕性環(huán)境都對其具有很強的破壞性。因此作為連接層的金屬必須可以在較低的溫度下進行壓焊連接,同時在超低溫下能有較好的機械性能。參考目前半導(dǎo)體中的應(yīng)用,In 是較為合適的選擇。由于整個線路必須滿足超導(dǎo)性,因此不同材料之間的界面問題是該封裝技術(shù)的難點之一。一般通過對基體表面進行Ion Milling 處理,以達到去除氧化層的目的;同時也會在In 和基體材料(如Al、Ta、Nb 等超導(dǎo)金屬薄膜)之間做一層超導(dǎo)的UBM(Under Bump Metal)作為粘附層和阻擋層,用以增加In和基體材料之間的結(jié)合力,并防止形成金屬間化合物。

圖2 常規(guī)及倒裝焊比特芯片及電路示意圖。(a)常規(guī)6 比特芯片示意圖;(b)比特芯片倒裝焊結(jié)構(gòu)電路示意圖[8]Fig.2 Standard and flipped qubit chip configurations.(a) Schematic of standard qubit chip with six capacitively shunted flux qubits;(b) Schematic of a flip-chip qubit chip[8]

除了要處理不同材料間的界面問題,上下層芯片的間距需要嚴(yán)格按照設(shè)計要求進行控制,以滿足電性設(shè)計標(biāo)準(zhǔn)。有人提出通過在硅片上刻蝕出2～4 μm 高的硅柱,用以限制壓焊過程銦柱的壓縮量,如圖3 所示[9]。由于硅柱的存在,上下芯片的間距得到了有效控制,同時芯片不同位置的翹曲也得到有效改善,可以做到平均值11 μrad 的水準(zhǔn)[9]。在不引入對電磁場過多干擾的前提下,通過其他手段進行間距的控制,理論上同樣可行。

圖3 在倒裝焊工藝中控制芯片間距的硅柱。(a)硅柱分布在焊點附近;(b)硅柱分布在空橋附近;(c)硅柱分布在約瑟夫森結(jié)附近[9]Fig.3 Images of flip-chip process integration with Si spacer posts.(a)Si spacer posts near bumps;(b) Si spacer posts near empty air-bridge;(c) Si spacer posts near Josephson junction[9]

2.3 TSV 多層堆疊

當(dāng)比特數(shù)量繼續(xù)增加(100 數(shù)量級),上下2 層結(jié)構(gòu)也無法滿足排線的空間需求,此時需要更多的平面進行比特的擴展,TSV 工藝將發(fā)揮其巨大的優(yōu)勢。利用TSV 貫穿Wafer 正反面,將兩面的圖形結(jié)構(gòu)線路通過TSV 內(nèi)的導(dǎo)線進行連通,再利用Flip-Chip 與第2個芯片進行連接[10-14]。TSV 工藝的優(yōu)點十分明顯,通過Wafer 內(nèi)部穿孔進行正反面的連接,不僅充分利用了Wafer 的正反面空間,同時解決了排線密集占空間的問題。然而,相較于傳統(tǒng)半導(dǎo)體封裝技術(shù)中的TSV工藝,超導(dǎo)量子中的TSV 工藝有更多的難點需要克服:

(1)TSV AR(深度尺寸∶開口尺寸)高: 目前傳統(tǒng)半導(dǎo)體封裝技術(shù)中,TSV 的開口尺寸在幾微米到幾百微米不等,同時Wafer 減薄厚度在幾十微米,一般AR＜10,主要目的是為了縮短不同芯片垂直方向電學(xué)信號傳輸路徑,降低信號損失和功耗。然而,在超導(dǎo)量子芯片中,為了減少比特和其他結(jié)構(gòu)的相互影響,彼此距離需要盡可能大。同時為了減少TSV 的占地面積及對結(jié)構(gòu)的影響,需要其開口尺寸盡可能小。為此,在超導(dǎo)量子芯片中TSV 的AR 普遍在10～20,甚至更高。此外,為了有利于后續(xù)孔內(nèi)超導(dǎo)材料的生長覆蓋,要求孔內(nèi)側(cè)壁盡可能光滑,這對工藝提出了苛刻的要求。

(2)TSV 超導(dǎo)金屬生長: 傳統(tǒng)半導(dǎo)體TSV 工藝中主要以銅作為連通導(dǎo)電材料,采用電鍍工藝進行從底到頂?shù)耐耆畛?。一般工藝順序是先生長一層SiO2作為絕緣層,然后生長一層TiN 作為粘附層和阻擋層,再生長一層Cu 作為種子層,最后進行電鍍。由于半導(dǎo)體產(chǎn)業(yè)發(fā)展迅猛,相應(yīng)的技術(shù)都得到了很好的發(fā)展和優(yōu)化,即使對于AR 超過10～20 的TSV 電鍍銅工藝,通過優(yōu)化也能滿足要求。但在超導(dǎo)量子領(lǐng)域,相應(yīng)的技術(shù)十分有限,尤其是針對超導(dǎo)金屬的電鍍工藝更是缺乏研究。而類似PVD、CVD 等薄膜生長工藝也很難做到高AR 的TSV 填充。目前最有效的薄膜生長手段是ALD 工藝,理論上可以達到100%的覆蓋均勻性。但ALD 最大的缺點是生長速率慢,以生長TiN[15-19]為例,一般在0.3～1 A/cycle,平均生長速率在10～15 nm/H。而為了保證信號傳輸,TSV 孔內(nèi)金屬最薄厚度要求大于50～100 nm。

MIT 對超導(dǎo)量子TSV 相關(guān)工藝進行過研究分析,利用Interposer 進行正反面圖形結(jié)構(gòu)化,再插入到Qubit-Chip 和SMCM (Superconductor Multilayer Chip Module)之間進行焊接連通[20-23],如圖4 所示[23]。在該方案中,比特主要集中在上面的Qubit Chip 上,通過Interposer 上的Coupler 或者Qubit 進行耦合,再利用TSV 內(nèi)的導(dǎo)線連通到背面,最后通過銦柱連接下面的SMCM。

圖4 TSV 工藝三層堆疊封裝示意圖。(a)超導(dǎo)量子芯片三層封裝示意圖;(b)Interposer層上各功能結(jié)構(gòu)區(qū)示意圖[23]Fig.4 Schematic of TSV process in three-layer stack integration.(a) Schematic of superconducting quantum chip three-layer stack integration;(b) Schematic of each functional structure area on interposer layer[23]

IBM 近期公布了其最先進的超導(dǎo)量子計算機127比特的Eagle 模型、相關(guān)性能參數(shù)及技術(shù)迭代圖,如圖5 和6 所示[24]。與預(yù)期結(jié)果一致,其采用了TSV 和多層布線技術(shù)(MLW),將量子比特、讀出諧振器以及測控機構(gòu)分成3 部分,再利用Flip-Chip 技術(shù)進行多層互聯(lián)。在IBM 公布的性能參數(shù)分析中也指出,串?dāng)_是多比特計算機面臨的一大挑戰(zhàn),而TSV 和MLW 能提供天然的串?dāng)_屏蔽,有效改善串?dāng)_問題。

圖5 Eagle 模型圖[24]Fig.5 Eagle modle[24]

2.4 模塊化集成

如果量子比特數(shù)量繼續(xù)增加到1000 數(shù)量級,或許可以通過增加Interposer 的層數(shù)進行緩解[25-27]。此時,Interposer 的正反面都需要做上結(jié)構(gòu)以充分利用空間。當(dāng)量子計算機比特數(shù)量發(fā)展到了1000 量級,已經(jīng)可以實現(xiàn)初步的商業(yè)應(yīng)用,而要實現(xiàn)通用的量子計算,則需要百萬數(shù)量的量子比特。鑒于目前超導(dǎo)量子比特還處于100 量級階段,除非有了突破性的發(fā)展,或許還需要數(shù)十年時間才能達到通用計算的應(yīng)用。耶魯大學(xué)曾提出一種可擴展量子計算的多層微波集成量子電路,以實現(xiàn)可能的通用量子計算,如圖7 和8 所示[28]。這種設(shè)計與目前的傳統(tǒng)計算機模塊類似,各個功能模塊實現(xiàn)自身屏蔽并相互獨立,利用單獨的通道進行連接。然而目前這種設(shè)計還處于概念階段,相關(guān)材料及設(shè)計優(yōu)化是最大的瓶頸。

圖6 IBM 超導(dǎo)量子計算機技術(shù)迭代圖[24]Fig.6 Technology iteration diagram of IBM superconducting quantum computer[24]

圖7 一種可擴展的量子信息處理器草圖[28]Fig.7 Conceptual sketch of a quantum information processing device suitable for scaling[28]

3 總結(jié)

從量子計算概念的提出到現(xiàn)在經(jīng)歷了近40 年,算法和硬件方面都得到了極大的發(fā)展。尤其是在近20 年,超導(dǎo)量子進入了快速發(fā)展通道,儼然成為最有希望實現(xiàn)通用量子計算的技術(shù)方案。超導(dǎo)量子比特的相干時間由最初的ns 級別發(fā)展到現(xiàn)今的100 μs 級別,單/雙比特門的保真度達到了最低閾值,比特數(shù)量也達到了100 量級。根據(jù)IBM 的技術(shù)路線,將于近2 年內(nèi)實現(xiàn)1000 比特,10 年內(nèi)實現(xiàn)百萬比特的通用量子計算機。

圖8 一種可擴展量子計算的多層微波集成量子電路示意圖。(a)集成電路各功能區(qū)示意圖;(b)矩形腔體式諧振腔的截面結(jié)構(gòu)示意圖;(c)超導(dǎo)傳輸線及比特在屏蔽腔體內(nèi)的結(jié)構(gòu)分布示意圖[28]Fig.8 Schematic of a multilayer microwave integrated quantum circuit.(a) Schematic of the functional regions of the integrated circuit;(b) Schematic of the cross-section structure of the rectangular cavity;(c) Schematic of the structure distribution of superconducting transmission lines and bits in the shielded cavity[28]

鑒于傳統(tǒng)半導(dǎo)體的發(fā)展路線和超導(dǎo)量子的發(fā)展趨勢,在未來10 年內(nèi)先進的封裝集成技術(shù)將是超導(dǎo)量子計算機的主要技術(shù)發(fā)展方向之一。Flip-Chip 和TSV技術(shù)有望將比特規(guī)模提升至1000 量級,可實現(xiàn)超導(dǎo)量子計算機的初步商業(yè)化應(yīng)用。而要實現(xiàn)百萬比特的通用量子計算機,除了新一代的理論發(fā)展或者封裝集成技術(shù)外,還需要極力發(fā)展低溫制冷設(shè)備以滿足芯片體積和大量的測控線的空間需求。

隨著Google 和IBM 等科技公司紛紛公布在超導(dǎo)量子計算機領(lǐng)域取得的優(yōu)異成果,讓人們看到了超導(dǎo)量子計算機的優(yōu)越性及商用化的可能性,促使更多的科技公司和科研院所參與研究,促進了行業(yè)的蓬勃發(fā)展。相信可商用化的超導(dǎo)量子計算機在不久的將來將成為現(xiàn)實。