焦凌彬,姚鳳薇

(上海電機(jī)學(xué)院 電子信息學(xué)院,上海 201306)

在第四代(4G)甚至更先進(jìn)的第五代(5G)無線移動(dòng)通信系統(tǒng)中,信息內(nèi)容呈現(xiàn)爆炸式增長,高速率的數(shù)據(jù)傳輸要求更高的頻率、更寬的帶寬和更低的功耗[1]。功率放大器作為一個(gè)射頻終端的重要器件之一,為了適應(yīng)多標(biāo)準(zhǔn)通信環(huán)境中的高數(shù)據(jù)傳輸速率和無失真?zhèn)鬏?如何提高其線性度已成為業(yè)內(nèi)的研究焦點(diǎn)[2]。

相對(duì)于成本較高的氮化鎵(GaN)工藝和低成本但高寄生、高頻適應(yīng)性差的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝,GaAs HBT 以其高頻適應(yīng)性強(qiáng)和低成本成為目前商用功率放大器的首選[3]。

朱海等[4]采用了一種自適應(yīng)偏置結(jié)構(gòu),在一定程度上抑制了增益壓縮,提高了電路穩(wěn)定性,但是放大器整體線性度較低。堵沈琪等[5]采用的自適應(yīng)線性化偏置電路,提高了功率放大器對(duì)電壓和溫度的適應(yīng)能力,但增益有待提升。KANG 等[6]采用的偏置電路和變壓器匹配結(jié)構(gòu),但設(shè)計(jì)的放大器增益和輸出功率還不夠高。

本文基于廈門三安公司的2 μm GaAs HBT 工藝,采用三級(jí)放大電路結(jié)構(gòu),設(shè)計(jì)了一款工作在3.3～3.8 GHz 頻段的射頻功率放大器。為了提升增益和線性指標(biāo),采用一種新型的有源自適應(yīng)偏置電路,當(dāng)晶體管工作在大信號(hào)模式下,能夠有效地解決因自熱效應(yīng)導(dǎo)致的靜態(tài)工作點(diǎn)偏移以及增益壓縮的問題。

在輸入匹配網(wǎng)絡(luò)部分引入LC 型匹配結(jié)構(gòu),保證信號(hào)最小損耗和良好的線性度傳輸。一、二級(jí)級(jí)間匹配和二、三級(jí)級(jí)間匹配分別使用T 型和CLLC 型結(jié)構(gòu),減小匹配損耗,在一定程度上對(duì)增益平坦度起到改善作用。輸出匹配網(wǎng)絡(luò)部分更是采用多LC 結(jié)構(gòu)以及并聯(lián)LC(TANK)式結(jié)構(gòu),對(duì)二次、三次以及四次諧波分量進(jìn)行抑制。

1 電路設(shè)計(jì)原理

1.1 放大電路結(jié)構(gòu)

為了獲得較高的增益和線性度指標(biāo),電路整體架構(gòu)采用三級(jí)放大結(jié)構(gòu)。圖1 是GaAs HBT 功率放大器的結(jié)構(gòu)示意圖,包括三級(jí)放大晶體管、偏置電路以及匹配網(wǎng)絡(luò)部分。其中工作電壓Vreg=2.7 V,Vbat=5 V,其集電極電壓Vcc根據(jù)配置于4.5～5.5 V 區(qū)間內(nèi)可調(diào)。

圖1 電路結(jié)構(gòu)圖Fig.1 Circuit structure diagram

1.2 有源自適應(yīng)偏置電路設(shè)計(jì)

偏置電路作為射頻放大器的重要組成部分,為電路提供直流偏置點(diǎn),直接影響功率放大器的增益、效率以及線性度指標(biāo)。GaAs HBT 工藝在大功率輸入時(shí),基射結(jié)的電壓降低以及工藝本身的自熱效應(yīng)都會(huì)導(dǎo)致晶體管工作點(diǎn)變化,引起整體電路增益和線性度的變化。

本文提出一種如圖2 所示的新型有源自適應(yīng)偏置電路,在傳統(tǒng)鏡像電流源結(jié)構(gòu)的基礎(chǔ)上,增加晶體管Q1穩(wěn)壓,調(diào)節(jié)負(fù)反饋電阻R2和R3的阻值進(jìn)行分壓,在抑制自熱效應(yīng)與提升線性性能之間均衡,得到最佳鎮(zhèn)流電阻R8的大小,該偏置電路對(duì)增益平坦度和線性性能提升較大。整體偏置電路包含了兩個(gè)二極管形式連接的Q2和Q4,同時(shí)Q1和Q3組成鏡像電流源結(jié)構(gòu),還有線性電容C0以及負(fù)反饋電阻R2和R3。其中負(fù)反饋電阻R2和R3可以改變晶體管Q1和Q3共基極電壓壓降,從而影響Q0基極電壓大小,對(duì)靜態(tài)工作點(diǎn)偏移起到調(diào)節(jié)作用。隨著射頻功率的提升,功放管Q0的直流電流會(huì)增大,因?yàn)镠BT 的自熱效應(yīng)以及基射結(jié)整流作用,Q0的基極電壓Vb0將減小。同時(shí)由于部分射頻泄漏到偏置電路中,經(jīng)過晶體管Q1和旁路電容C2直接到地。

圖2 有源自適應(yīng)偏置電路Fig.2 Active adaptive bias circuit

故Q1和Q3的基極電壓Vb1始終保持不變;泄漏功率使晶體管Q1直流電流增大,基射級(jí)整流使得電壓減小,導(dǎo)致電位Ve1被抬高,因此晶體管Q0基極電壓Vb0得到了補(bǔ)償,該鏡像電流源結(jié)構(gòu)的改進(jìn)對(duì)線性度的改善也是十分有效的。

此外,該結(jié)構(gòu)具有溫度補(bǔ)償?shù)墓δ?當(dāng)放大器HBT 晶體管隨溫度升高產(chǎn)生自熱效應(yīng)時(shí),偏置電路中的HBT 晶體管會(huì)起到負(fù)反饋的作用,使偏置電流保持穩(wěn)定[7]。

電阻R8可以抑制晶體管Q0自熱效應(yīng)導(dǎo)致的電流增大,提高溫度穩(wěn)定性。但是R8提高了偏置電路的阻抗,一定程度降低了線性性能,故在抑制自熱效應(yīng)和提高線性性能之間,R8的阻值大小需要得到均衡。

本文通過電路仿真實(shí)驗(yàn),驗(yàn)證R8電阻對(duì)增益壓縮和抑制自熱效應(yīng)的均衡值為77 Ω。由于各偏置電路的結(jié)構(gòu)與原理均相同,以第一級(jí)偏置電路為例。第一級(jí)放大管采用兩個(gè)HBT 晶體管并聯(lián),電阻R8也是并聯(lián)的,實(shí)驗(yàn)中在偏置電路中串聯(lián)一個(gè)50 Ω 電阻即增大R8的阻值,晶體管Q0基極電壓大小為1.35 V,電流為34.7 mA,阻抗也隨之增大,因?yàn)殡娏鳒p小的緣故,HBT 晶體管自熱效應(yīng)也就相對(duì)降低,此時(shí)AM-AM 仿真曲線圖3 顯示功率增益明顯降低即增益壓縮,增益平坦度降低,線性度也隨之降低。反之,減小R8阻值,晶體管Q0基極電壓為1.33 V,電流為54.9 mA,阻抗隨之減小,由于電流變大,HBT 晶體管自熱效應(yīng)也就相對(duì)明顯。此時(shí)AM-AM 仿真曲線圖3 顯示功率增益有明顯提高,增益更為平坦,線性度也隨之提升。

圖3 R8阻值變化對(duì)應(yīng)的AM-AM 曲線圖(3.55 GHz)Fig.3 AM-AM curves change with R8 resistance(3.55 GHz)

1.3 匹配網(wǎng)絡(luò)設(shè)計(jì)

定義頻率為f0的正弦信號(hào)網(wǎng)絡(luò),品質(zhì)因子Q定義為:

由式(1)可知,存儲(chǔ)能量和平均功耗之比與品質(zhì)因子成正比。

其帶寬BW 定義為:

從式(2)可以得出Q值與電路帶寬成反比;因此需要設(shè)計(jì)高寬帶的匹配,就必須注意匹配網(wǎng)絡(luò)的Q值。

需要注意的是,對(duì)于多級(jí)配網(wǎng)絡(luò)而言,其第n個(gè)節(jié)點(diǎn)的品質(zhì)因子Qn表示為:

從式(3)可以看出,電路帶寬與多級(jí)匹配網(wǎng)絡(luò)的Q值最大節(jié)點(diǎn)是有關(guān)聯(lián)的,因此在多級(jí)匹配電路設(shè)計(jì)時(shí),需要降低各級(jí)匹配網(wǎng)絡(luò)的Q值[8]。

由功率放大器的功能特性基礎(chǔ)來分析,輸出匹配網(wǎng)絡(luò)部分主要注重功率的線性傳輸特性,輸入和級(jí)間網(wǎng)絡(luò)匹配是為了保證信號(hào)最小程度損耗以及最佳線性度傳輸,較好的匹配結(jié)構(gòu)帶來的好處可以反映在增益、線性度等指標(biāo)上[9]。

根據(jù)阻抗匹配理論,在一定帶寬內(nèi)的匹配,其阻抗變換比越大,匹配難度及損耗也隨之增大[10]。在射頻放大器設(shè)計(jì)中,輸入匹配網(wǎng)絡(luò)對(duì)增益的影響比對(duì)線性度和效率兩個(gè)指標(biāo)的影響更大一些。本文輸入匹配網(wǎng)絡(luò)采用LC 型匹配網(wǎng)絡(luò),保證帶寬的情況下,盡量減少匹配的損耗。

一、二級(jí)輸出阻抗與二、三級(jí)輸入阻抗差異較小,阻抗變換也比較小,相對(duì)而言級(jí)間匹配網(wǎng)絡(luò)設(shè)計(jì)較簡單[11]。一、二級(jí)匹配網(wǎng)絡(luò)是T 型匹配結(jié)構(gòu);二、三級(jí)匹配網(wǎng)絡(luò)是對(duì)稱式雙LC 結(jié)構(gòu);作用是減少一定的損耗,降低匹配網(wǎng)絡(luò)的Q值以改善電路的帶寬、穩(wěn)定性及增益平坦度。

本文設(shè)計(jì)的輸出匹配網(wǎng)絡(luò)如圖4 所示,由兩組串聯(lián)匹配LC 組合、TANK(LC 并聯(lián))結(jié)構(gòu)和最后一組的串聯(lián)匹配LC 組成。前兩組LC 匹配結(jié)構(gòu)將頻率為2f0的波到地,以抑制二次諧波分量;最后一組將C15和L11串聯(lián)用來抑制四次諧波分量,使頻率為4f0的波到地,從而起到抑制作用。其中,L8和L9為串聯(lián)S1組合,L9和C13為串聯(lián)S2組合,L11和C15為串聯(lián)S3組合。

圖4 輸出匹配網(wǎng)絡(luò)Fig.4 Output matching network

式中:ZSi為串聯(lián)LC 結(jié)構(gòu)的阻抗;C′為串聯(lián)LC 結(jié)構(gòu)的等效電容值。

LC 濾除二次諧波需滿足兩個(gè)條件: 其一是對(duì)于基波而言在S1和S2處等效為一個(gè)電容,其二是S1和S2處對(duì)二次諧波阻抗為0;那么同樣基波在S3處也等效為一個(gè)電容,在S3處對(duì)四次諧波阻抗為0。

由Smith Chart 仿真等效電容值,最終計(jì)算可得各元件值大小:L8=0.29 nH,L9=0.31 nH,L11=0.27 nH,C12=1.73 pF,C13=1.6 pF,C15=0.47 pF。

并聯(lián)匹配組合TANK 式結(jié)構(gòu),對(duì)于頻率為3f0的波來說,其阻抗為無窮大,從而起到抑制三次諧波的作用。

式中:ZTANK為并聯(lián)LC 結(jié)構(gòu)的阻抗;L′為串聯(lián)LC 結(jié)構(gòu)的等效電容值。

并聯(lián)匹配組合TANK 濾除三次諧波滿足以下兩個(gè)條件: 其一是基波在TANK 處等效為一個(gè)電感;其二是在TANK 處對(duì)三次諧波阻抗為無窮大。由Smith Chart 仿真其等效電感值,最終計(jì)算可得各元件值大小:C10=0.18 pF,L10=1.2 nH。

整體輸出匹配網(wǎng)絡(luò)不僅拓寬了帶寬,在一定程度上提升了穩(wěn)定性和增益平坦度,更重要的是還對(duì)諧波的抑制起到了關(guān)鍵性的作用[12]。

1.4 整體電路設(shè)計(jì)

圖5 為本文整體電路原理圖,主要由三級(jí)放大晶體管、偏置電路以及匹配網(wǎng)絡(luò)組成。射頻信號(hào)通過RFin端口位置輸入,經(jīng)過三級(jí)放大電路以及各級(jí)匹配網(wǎng)絡(luò)后,從RFout端口處輸出。電容C3、C4、C5、C8、C9和C16除了構(gòu)成各級(jí)匹配網(wǎng)絡(luò),還起到隔直通交的作用,減少了各級(jí)電路之間直流的相互影響。電容C1、C6和C11起到濾波的作用。電感L2、L4和L7是三個(gè)大數(shù)值的電感,當(dāng)作射頻扼流圈使用[13]。電阻R9和R18是為了增加直流負(fù)反饋,使得電路工作更加穩(wěn)定。

圖5 整體電路原理圖Fig.5 Overall circuit schematic diagram

射頻功率放大器第一級(jí)偏置設(shè)計(jì)在A 類狀態(tài),可獲得較大的增益,在保證不失真放大信號(hào)的同時(shí),作為驅(qū)動(dòng)電路;輸出功率相對(duì)較小,第一級(jí)采用兩個(gè)四指HBT 晶體管并聯(lián),發(fā)射極面積為720 μm2;第二級(jí)也是整個(gè)放大器的驅(qū)動(dòng)級(jí),偏置在AB 類狀態(tài)下,保證后一級(jí)輸出功率達(dá)到所需要的目標(biāo);第二級(jí)采用四個(gè)四指HBT 晶體管并聯(lián),發(fā)射極面積為1440 μm2;第三級(jí)是功率級(jí)電路,工作在深A(yù)B 類狀態(tài),提高電路增益及線性度,同時(shí)提升電路的輸出功率;第三級(jí)采用十個(gè)四指HBT 晶體管并聯(lián),發(fā)射極面積達(dá)到3600 μm2。

2 芯片版圖設(shè)計(jì)與EVB

在原理圖整體仿真都滿足設(shè)計(jì)要求之后,使用Cadence 軟件需將原理圖轉(zhuǎn)為版圖,并使用各層金屬將各個(gè)版圖器件連接,版圖經(jīng)過電磁(EM)仿真驗(yàn)證后,最終來確定整體功率放大器設(shè)計(jì)是否滿足指標(biāo)要求。版圖繪制過程中,容易出現(xiàn)不符合規(guī)則之處,需要將版圖導(dǎo)入Cadence 中,檢查版圖設(shè)計(jì)是否符合設(shè)計(jì)規(guī)則(DRC),若發(fā)生錯(cuò)誤,則修改版圖直至DRC錯(cuò)誤為零。

最后是版圖和原理圖檢查(LVS),其目的是為了檢查電路連通性,驗(yàn)證版圖器件和原理圖器件各自的連接、尺寸大小、各自的所在位置是否一致。若電路設(shè)計(jì)滿足各項(xiàng)指標(biāo),且無DRC、LVS 的問題,則可進(jìn)行流片。

圖6 為本文設(shè)計(jì)的芯片整體版圖,尺寸為1.64 mm×0.91 mm× 0.0856 mm。整體功率放大器射頻電路部分版圖為對(duì)稱式布局,以減小各晶體管以及各器件之間的相位差對(duì)線性性能的影響。分析晶體管通路電流大小,以合理地分布接地過孔的位置及數(shù)量。

圖6 芯片整體版圖Fig.6 Overall chip layout

圖7 為功率放大器EVB 圖片。芯片經(jīng)過打線初步測試后,若性能良好則進(jìn)行封裝,最后搭載在EVB 上進(jìn)行測試。本次設(shè)計(jì)不僅設(shè)置了片內(nèi)輸出匹配,在EVB 上也預(yù)留了可調(diào)整指標(biāo)性能的位置,以便后期調(diào)整。

圖7 功率放大器EVB Fig.7 Power amplifier EVB

3 仿真與實(shí)測結(jié)果分析

射頻功率放大器的小信號(hào)S參數(shù)仿真與實(shí)測結(jié)果如圖8 所示。結(jié)果顯示: 在3.3～3.8 GHz 頻段,仿真得到的小信號(hào)增益S21全部大于33.4 dB,S12值均小于-58 dB;實(shí)測的小信號(hào)增益S21全部大于31.2 dB,S12值均小于-45 dB。

圖8 S 參數(shù)仿真與實(shí)測數(shù)據(jù)Fig.8 S-parameter simulated and measured data

S參數(shù)仿真符合工作指標(biāo),實(shí)測結(jié)果增益跌落2.2 dB 左右,其原因是有源器件模型存在偏差,導(dǎo)致增益有所降低,但是設(shè)計(jì)時(shí)留出余量,其值波動(dòng)在可接受范圍內(nèi)。

圖9 為功率放大器AM-AM 的仿真曲線圖。功率放大器在3.3,3.55 和3.8 GHz 時(shí),輸出飽和功率分別為31.8,32.1 和31.7 dBm,增益平坦度為1 dB,1 dB 壓縮點(diǎn)功率分別為30.6 dBm@3.3 GHz,31.3 dBm@3.55 GHz 和30.8 dBm@3.8 GHz。

圖9 功率放大器AM-AM 仿真曲線Fig.9 AM-AM simulation curves of power amplifier

圖10 為功率放大器的功率附加效率PAE 的仿真曲線圖。頻點(diǎn)分別為3.3,3.55 和3.8 GHz 時(shí),1 dB壓縮點(diǎn)處的PAE 均高于30%。

圖10 功率放大器功率附加效率仿真曲線Fig.10 Simulation curves of power additional efficiency of power amplifier

圖11 為功率放大器在3.55 GHz 時(shí)的IMD3 仿真與實(shí)測結(jié)果。數(shù)據(jù)顯示,輸出功率為20 dBm 時(shí),仿真數(shù)據(jù)IMD3 值低于-50 dBc。實(shí)測數(shù)據(jù)IMD3 值低于-40 dBc。實(shí)測結(jié)果略低于仿真結(jié)果是因?yàn)樾酒艿娇刂破骷?、非理想元器件和芯片封裝的影響,但是實(shí)測值依然是可觀的,反映出良好的線性性能。

圖11 IMD3 仿真與實(shí)測數(shù)據(jù)(3.55 GHz)Fig.11 IMD3 simulated and measured data (3.55 GHz)

功率放大器的相鄰信道功率泄露比(ACLR)測試數(shù)據(jù)結(jié)果如圖12 所示。測試信號(hào)為10 MHz 帶寬的調(diào)制信號(hào),中心頻點(diǎn)為3.55 GHz,輸出功率掃描從13 dBm 至28 dBm。如圖13 和圖14 所示,當(dāng)輸出功率為27.56 dBm 時(shí),右邊帶的ACLR 為-37.62 dBc,左邊帶的ACLR 值約為-37.94 dBc,滿足設(shè)計(jì)指標(biāo)要求。

圖12 ACLR 實(shí)測數(shù)據(jù)(3.55 GHz)Fig.12 ACLR measured data (3.55 GHz)

圖13 ACLR 測試圖(3.55 GHz)Fig.13 Measured ACLR graph (3.55 GHz)

圖14 ACLR 測試圖數(shù)據(jù)(3.55 GHz)Fig.14 Measured ACLR graph data (3.55 GHz)

表1 是本文設(shè)計(jì)的功率放大器與不同文獻(xiàn)功率放大器性能的對(duì)比數(shù)據(jù),增益、飽和功率和IMD3 僅為仿真數(shù)據(jù)的對(duì)比?？梢钥闯霰疚脑O(shè)計(jì)的功率放大器與文獻(xiàn)所提到的功率放大器的制造工藝是相同的,但是小信號(hào)增益更大,具有高增益和高線性度,可以滿足5G 通信的應(yīng)用需求。

表1 不同功率放大器的性能比較Tab.1 Comparison of different power amplifiers

4 結(jié)論

本文設(shè)計(jì)了基于2 μm GaAs HBT 的一款工作在3.3～3.8 GHz 頻段的高線性度射頻功率放大器芯片。該功放芯片采用單片微波集成電路技術(shù),使用了功率管級(jí)聯(lián)與新型有源自適應(yīng)偏置電路,并優(yōu)化了匹配網(wǎng)絡(luò)結(jié)構(gòu),提高了帶寬和增益壓縮,抑制了諧波分量帶來的影響。芯片尺寸僅為1.64 mm×0.91 mm ×0.0856 mm。仿真結(jié)果表明,該功放在3.3～3.8 GHz 頻段內(nèi),功放芯片的小信號(hào)增益為33.4 dB,輸出飽和功率為32.1 dBm@3.55 GHz,增益平坦度為1 dB;1 dB 壓縮點(diǎn)處功率為31.3 dBm@3.55 GHz,功率附加效率PAE超過30%;當(dāng)功放的輸出功率為20 dBm 時(shí),IMD3 低于-50 dBc。實(shí)測數(shù)據(jù)顯示: 小信號(hào)增益大于31.2 dB;輸出功率為20 dBm 時(shí),IMD3 低于-40 dBc。從仿真和實(shí)測結(jié)果得知,IMD3 性能得到了提升。當(dāng)輸出功率為27.56 dBm 時(shí),ACLR 的值為-37.62 dBc,符合設(shè)計(jì)指標(biāo)。