李敬國,袁 媛,于 艷

(中國電子科技集團公司第十一研究所,北京 100015)

1 引 言

隨著紅外技術和集成電路技術的發(fā)展,列級數(shù)字化技術已經(jīng)成為紅外探測器數(shù)字化的一種重要技術途徑,列級數(shù)字化技術不僅對外部噪聲具有很好的抗干擾能力,同時可以有效規(guī)避紅外探測器外部電子系統(tǒng)的非線性和功耗,提高紅外探測器靈敏度、小型化、智能化水平。

2 數(shù)字化技術

紅外焦平面數(shù)字化技術途徑主要分為三種:芯片級數(shù)字化技術、列級數(shù)字化技術、像素級數(shù)字化技術。

2.1 芯片級數(shù)字化技術

傳統(tǒng)芯片級數(shù)字化技術是在讀出電路芯片上通過一個ADC完成所有像元信號的模數(shù)轉換,對于M(列)×N(行)陣列,芯片級數(shù)字化一幀數(shù)據(jù)的轉換速率為:

(1)

式中,τADC為ADC的采樣時間,即:采樣頻率fs的倒數(shù);τRO為讀出1位數(shù)字信號所需要的時間,取決于主時鐘的頻率;nbit為ADC轉換的分辨率。nparallel為并行輸出的位數(shù);因此,在一定的幀頻條件下,對芯片級ADC的轉換速率要求非常高,比如:規(guī)格1280×1024,幀頻50 Hz,ADC的采樣速率為66 Msps(Mega-sample per second)。

2.2 列級數(shù)字化技術

列級數(shù)字化技術是一種在讀出電路列級實現(xiàn)模數(shù)轉換的技術,像素陣列的每列有一個ADC或者1個以上的ADC同時工作。列級數(shù)字化技術是目前最流行和應用最廣的技術途徑。

主要有幾個明顯的優(yōu)點:其一,可以大幅提升一幀數(shù)據(jù)的轉換頻率,列級數(shù)字化一幀數(shù)據(jù)的轉換速率如公式(2)所示,提高幀頻:

(2)

其二,ADC的轉換頻率可以大幅降低,如果讀出電路每列具有一個ADC,規(guī)格1280×1024,幀頻為50 Hz,則ADC的采樣速率為52 ksps(kilo-samples per second),即:行頻。其三,功耗可以比較低,甚至低于模擬電路的功耗,主要是由于列級數(shù)字化技術消除了原有的高速模擬電路,列級數(shù)字信號可以非常高的速度讀出。

列級數(shù)字化的主要挑戰(zhàn)主要包括幾方面:第一,列級ADC的版圖設計會受到列級寬度的限制,潛在消除了大部分ADC架構在列級的應用;第二,由于列級ADC呈列級排布,存在模擬域、數(shù)字域信號分布以及串擾問題,特別是將幾千個中高分辨率的ADC集成在一個芯片上,需要精心設計時鐘樹電路和高功耗模擬驅動電路;第三,需要考慮多個ADC的輸出碼流,外部的處理電路能夠對輸出的碼流進行正確的解碼。

2.3 像素級數(shù)字化技術

像素級數(shù)字化技術是一種將ADC集成在單個像元面積內的技術,像素級數(shù)字化技術的發(fā)展主要得益于CMOS集成電路制造工藝線寬的不斷減小,使得在有限的像元面積內可以高密度的集成晶體管。每個像元輸出單獨的數(shù)字信號,極大地提高數(shù)字信號的讀出速度,像素級數(shù)字化一幀數(shù)據(jù)轉換速率為:

(3)

像素級ADC技術ADC轉換頻率可以非常低,如果每個像素具有一個完整的ADC結構,規(guī)格1280×1024,幀頻50 Hz,則ADC的采樣速率為50 sps(samples per second)。

像素級ADC主要優(yōu)點:①在所有的數(shù)字化技術具有最高的帶寬;②極大提升了電荷處理能力和動態(tài)范圍,弱化了最大信號和最小噪聲的關系;③像素單元可以很快重構不同大小的陣列。其主要挑戰(zhàn)主要包括幾方面:①像素級數(shù)字化技術明顯受到像元面積限制;②功耗比較大,每個像元都會產(chǎn)生與輻射強度成正比的動態(tài)功耗;③受像元面積限制,ADC電路的設計尺寸通常比較小,惡化了電路的非均勻性和低頻噪聲。

2.4 三種實現(xiàn)方式對比

根據(jù)三種數(shù)字化實現(xiàn)方式轉換速率公式,典型值M=N,τADC=1 μs,τRO=10 ns,nbit=nparallel=12繪制轉換速率圖如1所示?？梢钥闯霾捎枚鄠€ADC方式,無論像素級數(shù)字化方式還是列級數(shù)字化方式,轉換速率明顯高于芯片級實現(xiàn)方式;當像素陣列規(guī)模比較小時,芯片級數(shù)字化可以實現(xiàn)比較高轉換速率,當陣列規(guī)模比較大時(比如:1280×1024),列級數(shù)字化技術與像素級數(shù)字化技術轉換速率已經(jīng)非常接近[1]。

芯片級數(shù)字化技術優(yōu)點是可以利用專業(yè)ADC公司的IP,降低開發(fā)風險,圖像重構和校正比較簡單;其缺點是當讀出電路的分辨率要求比較高時,帶寬、碼率、功耗會成為明顯的瓶頸,要滿足百萬像素中等規(guī)模讀出電路的動態(tài)范圍和可接受的數(shù)據(jù)速率,采用芯片級ADC技術實現(xiàn)是非常困難,幾乎是不可以實現(xiàn)的;列級數(shù)字化技術對工作于視頻速率甚至更高速率的百萬像素級別的讀出電路是一種比較好的選擇;像素級ADC技術比較適合規(guī)模中等、間距較大、動態(tài)范圍和帶寬要求比較高的讀出電路,同時容忍比較高的功耗。

3 列級模數(shù)轉換技術

將多個ADC集成在讀出電路的列級,可以實現(xiàn)比較高的幀數(shù)據(jù)轉換速率;但由于受列級間距限制和ADC并行排布的特點,ADC在分辨率、噪聲、速度、功耗方面提出了新的要求。

3.1 列級ADC指標[1]

3.1.1 ADC的分辨率

從圖2可以看出,隨著輻射強度的增加,當輻射強度達到一定程度時,光子散粒噪聲在整個紅外探測器系統(tǒng)中噪聲占主導,利用此輻射特點,當背景溫度較高時,實際上可以放松ADC量化的精度[2],具體如公式:

(4)

式中:k,量化步長的倍數(shù),取值1,2,4,8,…;

r,量化噪聲與光子噪聲之比,保持定值,光子噪聲增加,量化噪聲可以相應增加;

Nsat,飽和電子數(shù),與ADC輸入范圍一致;

Nsig,ADC量化步長翻倍時對應的信號大小。

3.1.2 ADC的噪聲和面積

將多個ADC集成在讀出電路列級會引起隨機噪聲,同時,由于不同列ADC電路存在失配,將會產(chǎn)生列級固定圖形噪聲,圖像上會存在列信號差異。

列級ADC對單個ADC的版圖設計約束比較嚴格,如果每列具有一個ADC,則ADC版圖設計寬度必須小于等于像素單元的寬度,進而會限制ADC種類。

3.1.3 ADC的速度與功耗

ADC的速度是一個非常重要指標,ADC的速度與NADC的數(shù)量、Npixels、τF、τRO、nbits、nparallel的關系如公式(5)所示。ADC的數(shù)量NADC越大,ADC的速度要求越低。ADC的速度在讀出速度、像素陣列大小和輸出吞吐量存在折中關系。

(5)

式中:τF為幀周期;

τRO為讀出一位數(shù)字信號所需要的時間,取決于主時鐘的頻率;

nbit為ADC轉換的分辨率;

nparallel為并行輸出的位數(shù);

NADC為像素陣列所擁有的ADC的數(shù)量。

由于紅外焦平面工作在深低溫環(huán)境中,因此,ADC的功耗控制非常關鍵,列級數(shù)字化讀出電路的功耗主要由列級ADC的功耗和后續(xù)讀出電路的功耗決定,功耗與轉換速度存在折中設計,功耗會隨著分辨率和幀率線性增加。

3.2 適用于列級實現(xiàn)的ADC技術

目前,列級數(shù)字化技術已經(jīng)廣泛應用在可見光領域,表1列出了部分CMOS可見光芯片采用的ADC類型,用在可見光領域的列級模數(shù)轉換技術包括SAR、Cyclic、Single Slope、Sigma-Delta以及Multiple-Ramp ADC技術。由于制冷型紅外焦平面陣列應用要求高分辨(有效位≥13)、低功耗、小像素間距,下面重點介紹適用于紅外焦平面讀出電路的DRSS(Dual Ramp Single Slope)技術和Sigma-Delta ADC技術。

表1 各種列級ADC架構指標對比[1]

表2 SCD 基于DRSS技術的讀出電路指標

表3 CEA_LETI ADC技術指標

(6)

3.2.1 雙斜坡單斜率ADC(Dual Ramp Single Slop ADC)[2]

列級ADC技術在CMOS可見光領域已經(jīng)很普及,主要得益于列級ADC有助于大面陣的信號的高速讀出。列級ADC通常會采用單斜率ADC架構,其優(yōu)點是列級僅僅需要一個比較器,減小了列級面積開支,列級電路的均勻性、匹配性可以做的比較好;其缺點是ADC的轉換時間隨著位數(shù)呈指數(shù)級別增加,限制了高分辨率紅外焦平面讀出電路的讀出速度。

(1)Single Slop ADC

單斜率ADC電路原理圖如圖3所示,主要由可復位的積分器、比較器和計數(shù)器組成,其中積分器主要產(chǎn)生精準參考斜坡信號。ADC轉換時刻,計數(shù)器清零,積分器復位,輸入級信號接入比較器,積分器開始產(chǎn)生斜坡信號,同時,計數(shù)器開始計數(shù),模擬信號通過對脈沖信號計數(shù)轉換成時間信號,最終獲得時間-數(shù)字信號轉換。ADC的精度取決于時鐘生成器、積分器的RC時間常數(shù)以及參考電壓Vref的精度,如公式(7)和(8)所示。

(7)

(8)

單斜率轉換速度受限于時鐘速度,N位分辨率的ADC需要的轉換速度為2N+K時鐘周期,K為RAMP復位時間和轉換結果鎖存時間,適用于地行頻、低分辨率的應用場合,比如:分辨率N=12位的單斜率ADC,其轉換時間為4096個時鐘,當時鐘速度位50 MHz時,行周期應大于82 μs,這么低的行頻對讀出電路而言是不可接受的。

(2)Dual Ramp Single Slop ADC[3]

雙斜坡單斜率ADC是多斜坡單斜率ADC的一種,主要是為降低單斜率ADC的轉換時間,其原理圖如圖4所示。

雙斜坡單斜率ADC電路主要包括:反相采樣保持電路、兩個參考電流源、比較器1和比較器2、時鐘產(chǎn)生器和計數(shù)器。

ADC轉換開始時,計數(shù)器清零,S3開關閉合,信號在電容C上積分,S1和S2開關斷開,電容C不會發(fā)生電荷泄放;S3斷開,輸入信號Vin在C上完成采樣保持;然后S1閉合,電流源以I的大小對電容C進行放電,直至積分器的輸出達到Vt值,在放電t1期間,粗分計數(shù)器完成計數(shù)脈沖的計數(shù),粗分計數(shù)器最大計數(shù)值為255;比較器1探測到預閾值電壓Vt時,S1斷開,S2閉合,另一個電流源以I/256值對電容C繼續(xù)放電,直到比較器2探測到0,放電期間t2,細分計數(shù)器開始計數(shù)。如果細分計數(shù)器的值大于255,則向粗分計數(shù)器產(chǎn)生進位,粗分計數(shù)器加1。通過這種方式,可以獲得16位的數(shù)字輸出信號,ADC的轉換速度可以提高128倍,即2N/2/2倍。

圖5為DRSS ADC 工作原理圖,要實現(xiàn)8位的分辨率,DRSS只需要32時鐘,普通的單斜率ADC需要256個時鐘,提高了8倍。

以色列SCD公司基于DRSS ADC技術路線成功設計了系列列級數(shù)字化讀出電路,列級ADC的分辨率為15位,FoMPE為100 fJ/LSB,數(shù)據(jù)密度為85 ksps/20 μm,時鐘速率為45 MHz,轉換時間為2×256個時鐘,幀頻100 Hz,功耗130 mW[4]。

3.2.2 Sigma Delta ADC(Δ∑ ADC)

Sigma-DeltaADC引入了過采樣和噪聲整形,可大幅度降低電容噪聲的影響,而且對于元件失配不敏感,可以小面積實現(xiàn)。傳統(tǒng)Sigma-delta ADC適用于連續(xù)時間信號進行持續(xù)采樣,面積和功耗開銷比較大,而增量式Sigma-Delta ADC可以實現(xiàn)點對點的A/D轉換,非常適合應用在紅外焦平面讀出電路陣列中。

(1)增量式1階Δ∑ADC結構

增量式1階Sigma-Delta ADC原理如圖6所示。

內嵌∑Δ調制器,通過噪聲整形獲得比較高的精度,每次數(shù)據(jù)轉換需要M個時鐘周期,然后RST復位信號對調制器和抽取濾波器的所有存儲單元進行清零。增量式ADC工作是間歇性的,采取采樣-轉換循環(huán)工作方式,適用于低頻高精度轉換,增量式1階Sigma-Delta ADC 轉化速度非常慢,如果分辨率為N,則1階結構完成一次轉換需要2N時鐘周期,不適合大陣列高幀頻高分辨率的應用。為了提高轉速速度,需要提升增量式Δ∑ADC結構的階數(shù)。

(2)增量式2階Δ∑ADC結構

增量式2階Δ∑ADC結構如圖7所示。

CEA_LETI基于增量式2階Δ∑ADC結構,完成了ADC性能的測試,其性能表所示。

(3)增量式3階Δ∑ADC結構[5]

增量式3階Δ∑ADC結構如圖8所示。在每個轉換器周期開始時,用Reset信號對每個積分器進行復位,以清除前一個轉換的記憶效應。后續(xù)的數(shù)字抽取濾波器采用3階串聯(lián)的數(shù)字積分器,Reset信號也用于對數(shù)字積分器進行復位。

增量式3階Δ∑ADC有效位與轉換周期的關系如公式(9)所示。從公式可以清楚的得知,隨著轉換周期M的增加,有效位數(shù)也相應的增加;但公式(9)c1,c2,b比例因子不能獨立選擇,否則會影響環(huán)路的穩(wěn)定性。如果輸入信號接近VREF,增量式高階Δ∑ADC環(huán)路將會變得非常不穩(wěn)定,一般情況下,增量式2階Δ∑ADC的輸入Vin應≤0.9VREF,增量式3階Δ∑ADC的輸入Vin應≤0.75VREF。當每次轉換脈沖數(shù)M越大,為了避免積分器過載,c1,c2,b比例因子必須越小,因此轉換周期數(shù)M需要最優(yōu)選擇。如果分辨率需要16位,輸入信號V≤0.67VREF,采用增量式2階Δ∑ADC結構,每次轉換周期需要537個時鐘周期,采用增量式3階Δ∑ADC結構,每次轉換周期需要158個時鐘周期。

≈3log2(M)+log2(c2c1b)-2.6

(9)

數(shù)字抽取濾波器的原理框圖如圖9所示。對應于3階Δ∑ADC調制器,數(shù)字抽取濾波器由三級數(shù)字積分器構成。首先,Δ∑調制器所輸出的1位數(shù)字碼流進入第一級積分器(8位計數(shù)器),計數(shù)得到的數(shù)據(jù)再經(jīng)過兩級累加(14位& 19位accumulator),最后得到16位的A/D轉換結果。

3階1位 CIFF結構SDM和抽取濾波器的仿真結果如圖10所示?？梢钥吹讲捎媚壳癝DM ADC結構,結合過采樣率OSR=80和160,信噪比可以達到80 dB以上。

圖1 不同數(shù)字化方式轉換頻率

圖2 利用光子的散粒噪聲,通過二進制方式抬高ADC的量化噪聲

圖3 單斜率ADC原理圖

圖4 雙斜坡單斜率ADC原理圖

圖5 DRSS ADC工作原理圖

圖6 增量型一階Δ∑ ADC工作原理圖

圖7 增量式2階Δ∑ADC架構

圖8 增量式3階SDM ADC設計架構

圖9 抽取濾波器結構

圖10 三階 Δ∑OSR與SNDR的關系

4 結 論

通過對比三種數(shù)字化的實現(xiàn)方式特點,像素級數(shù)字化方式和列級數(shù)字化方式的幀轉換速率明顯高于芯片級實現(xiàn)方式;當陣列規(guī)模比較小時,芯片級數(shù)字化可以實現(xiàn)比較高轉換速率,當陣列規(guī)模比較大時,列級數(shù)字化技術與像素級數(shù)字化技術轉換速率已經(jīng)非常接近。列級數(shù)字化技術由于不完全受像元面積限制,已經(jīng)成為主流的讀出電路數(shù)字化方式,單斜率ADC由于電路結構簡單,廣泛應用在CMOS可見光領域,但由于轉換速度極慢,不太適用高幀頻、高分辨率的紅外焦平面應用;雙斜坡單斜率不僅結構簡單,而且轉換速度提高了2N/2/2倍,比較適合列級集成和高端紅外應用。Sigma-Delta ADC引入了過采樣和噪聲整形,模擬電路對于元件失配不敏感,有利于列級窄面積實現(xiàn),而增量式Sigma-Delta ADC可以實現(xiàn)點對點的A/D轉換,非常適合應用在紅外焦平面讀出電路陣列中。