孔祥曄,王如剛,周 鋒,郭乃宏

(1.鹽城工學(xué)院信息工程學(xué)院,江蘇鹽城 224051;2.鹽城雄鷹精密機(jī)械有限公司,江蘇鹽城 224006)

0 引言

步進(jìn)電機(jī)是一種將電脈沖信號(hào)轉(zhuǎn)換為角位移或者線位移信號(hào)的電動(dòng)機(jī)。因其具有成本低、控制性能好、開環(huán)精度高、不易受外界環(huán)境影響等優(yōu)點(diǎn),廣泛應(yīng)用于工業(yè)電機(jī)控制裝置中。加減速算法是運(yùn)動(dòng)控制中的關(guān)鍵技術(shù),加減速算法是實(shí)現(xiàn)高速、高效的基礎(chǔ),實(shí)現(xiàn)加速度穩(wěn)定,保證精度、高效,避免失步是目前工業(yè)生產(chǎn)加工需解決的問題[1]。目前常見的加減速算法有:梯形加減速、指數(shù)加減速、S形加減速。

傳統(tǒng)的步進(jìn)電機(jī)控制電路常用STM32和單片機(jī)芯片,但是單片機(jī)、STM32存在靈活性差、易受損、工作效率不高等缺點(diǎn)。FPGA具有豐富的邏輯單元、乘法器等硬件資源,無限編程重新配置可以減少硬件資源的使用,且靈活方便,并行程度高,可靠性高,在設(shè)計(jì)過程中可以根據(jù)實(shí)際情況進(jìn)行靈活修改,目前常被應(yīng)用于研究與生產(chǎn)中[2]。目前,眾多研究人員利用FPGA研究加減速控制并取得了較好的成果。2017年,劉鵬等利用滑動(dòng)濾波器改善了加減速中加速度突變的問題,在FPGA上實(shí)現(xiàn)了梯形加減速控制,但是加減速時(shí)間較長(zhǎng)[3]。2020年,陳祖霖等利用FPGA優(yōu)化了加減速節(jié)點(diǎn)的突變,一定程度上避免步進(jìn)電機(jī)運(yùn)動(dòng)過沖,但也存在一定的失步現(xiàn)象,可以通過減小發(fā)送脈沖周期進(jìn)行改善[4]。2021年,胡呈祖等提出了通過查表的方法實(shí)現(xiàn)FPGA加減速運(yùn)動(dòng)控制,能夠?qū)崿F(xiàn)較準(zhǔn)確的運(yùn)動(dòng)目標(biāo)控制,降低了成本,但是計(jì)算繁瑣、降低了靈活度[5]。2021年,邱靖超等提出了基于FPGA的查表法多軸加減速運(yùn)動(dòng),這種算法可以實(shí)現(xiàn)多軸同時(shí)控制運(yùn)動(dòng)、提高工作效率,減少加工時(shí)間,但是一定程度上增加了計(jì)算量,降低了工作效率[6]。

在現(xiàn)有研究的基礎(chǔ)上,結(jié)合FPGA并行處理的優(yōu)勢(shì),本文在基于FPGA的S形加減速的基礎(chǔ)上,利用跟蹤微分器的思路提出了一種自適應(yīng)動(dòng)態(tài)規(guī)劃控制模型,并通過FPGA進(jìn)行實(shí)驗(yàn)驗(yàn)證和功能仿真?；趧?dòng)態(tài)規(guī)劃搜索算法及最大速度限制算法可以避免連續(xù)修改目標(biāo)頻率,減少突變,保持速度變化連續(xù)平穩(wěn),減少加工時(shí)間、提高工作效率。

1 S形加減速算法

傳統(tǒng)的梯形加減速和指數(shù)型加減速具有算法簡(jiǎn)單、響應(yīng)快、實(shí)現(xiàn)方便的特點(diǎn),但是隨著工業(yè)自動(dòng)化、復(fù)雜化的發(fā)展,加減速控制需要精度高,控制靈活、加速度連續(xù)變化等特點(diǎn),梯形和指數(shù)形加減速已經(jīng)不適應(yīng)當(dāng)今大多數(shù)加減速的控制需求。如圖1所示,S形加減速具有變化連續(xù)、沖擊振動(dòng)小,柔性程度高的優(yōu)點(diǎn),符合現(xiàn)代發(fā)展的需求,常見的S形控制算法有:查表法[7]、卷積法[8]、積分法[9]。

圖1 S形算法速度變化曲線

1.1 查表法

查表法的原理是通過曲線公式預(yù)先計(jì)算減速與減速過程中的各個(gè)點(diǎn),再將這些點(diǎn)轉(zhuǎn)換為定時(shí)器的比較匹配值,在MATLAB中寫入S形曲線比較匹配值,將曲線中的16 bit數(shù)據(jù)輸入到FPGA里的ROM核中,產(chǎn)生一個(gè).mif文件放在rom文件夾下,通過查表,進(jìn)一步結(jié)合脈沖控制步進(jìn)電機(jī)的加減速,S形查表法圖像數(shù)據(jù)的.mif文件如圖2所示。

圖2 圖像數(shù)據(jù)ROM表

查表法加減速控制運(yùn)行速度快,占用少量的CPU資源,但是該方法占用較大的存儲(chǔ)空間,更改速度、加速度不方便,操作繁瑣。

1.2 卷積法

X1[k]為輸入速度序列,如圖3所示,表達(dá)式為式(1)。

圖3 X1[k]序列

(1)

Y1[i]為卷積算子序列,如圖4所示。

圖4 Y1[i]序列

圖5 梯形加減速速度序列

(2)

第2次卷積的卷積序列長(zhǎng)度為N2,N2

圖6 Y2[n]序列

圖7 S形曲線加減速速度序列

(3)

通過結(jié)合FPGA實(shí)現(xiàn)卷積法加減速控制算法,能夠有效提高運(yùn)算效率,優(yōu)化系統(tǒng)結(jié)構(gòu)。由于FPGA上實(shí)現(xiàn)余數(shù)的浮點(diǎn)數(shù)計(jì)算困難,所以在計(jì)算不是整數(shù)的余數(shù)時(shí),會(huì)占用較大的CPU資源。

1.3 積分法

通過插入4段連續(xù)分段函數(shù),累加前一個(gè)數(shù)據(jù),連續(xù)積分,得到4段曲線。得到位移、速度、加速度、加加速度之間的數(shù)量關(guān)系,再依次對(duì)加加速度、加速度以及速度分別進(jìn)行積分,得到加速度、速度、位移的曲線[11]。圖8為連續(xù)積分曲線。

圖8 連續(xù)積分加加速度、加速度、速度、位移曲線

此算法相對(duì)于查表法和卷積法加減速控制算法,能夠減少加工時(shí)間,減少電機(jī)失步,提高工作效率。但是也存在一定的缺點(diǎn),當(dāng)要給系統(tǒng)一個(gè)速度改變時(shí),會(huì)容易產(chǎn)生步進(jìn)電機(jī)的顫振,突變。

2 原理及系統(tǒng)設(shè)計(jì)

2.1 跟蹤微分器

跟蹤微分器(TD)是自抗擾控制技術(shù)中的重要組成部分,對(duì)于一個(gè)有噪聲的輸入信號(hào)x(t),使用常見的微分器進(jìn)行微分會(huì)使其噪聲增大,使用跟蹤微分器,將原來的輸入信號(hào)x(t)作為輸出的跟蹤信號(hào)x2(t),從不連續(xù)的帶有噪聲信號(hào)的中提取連續(xù)、微分信號(hào),可獲得平滑的微分信號(hào)[12]。本文使用跟蹤微分器,是將步進(jìn)電機(jī)不平滑的轉(zhuǎn)動(dòng)中提取連續(xù)平滑的信號(hào),在進(jìn)行信號(hào)突變時(shí),跟蹤信號(hào)能夠進(jìn)行補(bǔ)償,使得運(yùn)動(dòng)控制的連續(xù)平穩(wěn)。本文采用的跟蹤微分器為二階跟蹤微分器[13],離散化形式可以表示為:

(4)

fhan為快速跟蹤控制綜合函數(shù),表達(dá)式為:

(5)

fsg函數(shù)表達(dá)式為

fsg(x,d)=(sign(x+d)-sign(x-d))/2

(6)

快速控制跟蹤微分器的作用是起到一個(gè)緩沖的作用,當(dāng)給定一個(gè)階躍信號(hào)時(shí),快速跟蹤控制微分器會(huì)抑制其速度或者頻率防止過沖,否則會(huì)導(dǎo)致步進(jìn)電機(jī)在加減速過程中過沖導(dǎo)致失步[11]。

2.2 最大速度限制算法

在FPGA開發(fā)板中,只添加上述跟蹤微分算法還不能夠使速度突變得到很好的抑制,所以還需要在此基礎(chǔ)上添加最大速度限制模塊,來判斷下一時(shí)刻的速度是否超過設(shè)置的最大速度,該速度必須大于實(shí)際情況下電機(jī)使用場(chǎng)景下所需的最大速度[14]。該改進(jìn)既能夠滿足加速也能滿足減速情況下的限制。設(shè)本實(shí)驗(yàn)的最大限制速度為v。當(dāng)v0+ha>v時(shí),v0為當(dāng)前速度,h為積分步長(zhǎng),a為控制量(加速度),判定此時(shí)超速,這時(shí)就要判斷下一個(gè)周期內(nèi)速度,并賦予本周期的速度在下一周期速度的限制,計(jì)算出a

因?yàn)椴竭M(jìn)電機(jī)有正轉(zhuǎn)和反轉(zhuǎn)2個(gè)方向,所以x的值有正有負(fù),所以將正負(fù)2種情況合并,得到:

a=[vsign(x)-x]/h

(7)

將式(7)加至式(5)中,可以得到最大速度限制公式:

(8)

2.3 動(dòng)態(tài)規(guī)劃搜索算法及改進(jìn)

上述最大速度限制算法可以判定速度是否到達(dá)最大值并對(duì)其進(jìn)行減速操作,但是在加速至勻速階段,不能斷定是否運(yùn)動(dòng)到應(yīng)到位置,動(dòng)態(tài)規(guī)劃算法是將大問題轉(zhuǎn)換為小問題,是求運(yùn)動(dòng)過程中最優(yōu)數(shù)學(xué)解[15]。加減速運(yùn)動(dòng)中,每個(gè)周期步進(jìn)電機(jī)重復(fù)進(jìn)行頻率判斷,直至達(dá)到最大速度,所以本實(shí)驗(yàn)添加此算法,避免進(jìn)行重復(fù)搜索,解決小問題,算出最優(yōu)解,再逐步進(jìn)行求解,最后提供解決方案[16]。此算法具體如下。

2.3.1 階段

階段變量是離散的,設(shè)轉(zhuǎn)動(dòng)位移是Sm,解數(shù)列為g(sm),將加速階段若干個(gè)相互聯(lián)系的周期分成若干個(gè)小問題。因?yàn)槭菍?shí)現(xiàn)S形加減速,所以設(shè)備選速度塊為di。

di={1,3,5,7,9}

(9)

2.3.2 構(gòu)造

構(gòu)造初始狀態(tài),從di中可以得到:

(10)

2.3.3 約束

設(shè)qi為g(sm)序列中第i個(gè)值,判定條件為:qi-qi-1

2.3.4 轉(zhuǎn)移

從上面可以遞推得到下面轉(zhuǎn)移方程的一般形式:

(11)

根據(jù)上面遞推公式,可以通過判定條件得到目標(biāo)位移的最優(yōu)解,也就是步進(jìn)電機(jī)運(yùn)動(dòng)速度軌跡圖像。

2.3.5 優(yōu)化

由于本文實(shí)驗(yàn)電機(jī)是一個(gè)由加速勻速再減速的過程,如果使用上述算法,會(huì)占用大量?jī)?nèi)存,計(jì)算量也大,因?yàn)楸緦?shí)驗(yàn)的加速與減速過程本質(zhì)上是完全相同的2個(gè)階段,只是兩階段加速度成相反數(shù)。所以,為了減小計(jì)算量和少量的內(nèi)存,對(duì)上述算法進(jìn)行優(yōu)化,降低搜索量,只搜索加速到勻速階段,另一部分由最優(yōu)解序列的逆排序得到。假設(shè)S為整個(gè)過程的總位移,S1為加速階段的位移,S2為速度到達(dá)最快即勻速運(yùn)動(dòng)時(shí),每個(gè)單位周期內(nèi)的位移。

(12)

當(dāng)步進(jìn)電機(jī)的基本參數(shù)確定時(shí),為了提高效率,可以先預(yù)先搜索出解數(shù)列,與最高速度的目標(biāo)數(shù)列進(jìn)行匹配,可以快速計(jì)算出位移的速度塊數(shù)列。

本實(shí)驗(yàn)流程圖如圖9所示。

圖9 實(shí)驗(yàn)流程圖

2.4 系統(tǒng)設(shè)計(jì)

本次實(shí)驗(yàn)采用的實(shí)驗(yàn)平臺(tái)是由SF-CY4開發(fā)板,A3977型號(hào)驅(qū)動(dòng)器,型號(hào)為42BYGH34-04A的12 V步進(jìn)電機(jī)組成。硬件設(shè)計(jì)框圖如圖10所示。

圖10 實(shí)驗(yàn)硬件設(shè)計(jì)框圖

2.4.1 硬件設(shè)計(jì)

FPGA開發(fā)板選用Cyclone系列的SF-CY4開發(fā)板,利用串口通信將PC端UART協(xié)議轉(zhuǎn)USB協(xié)議與FPGA 的通信,FPGA通過H橋集成電機(jī)驅(qū)動(dòng)器驅(qū)動(dòng)電機(jī)轉(zhuǎn)動(dòng),三者之間通過數(shù)字IO接口對(duì)電機(jī)角速度控制。FPGA與驅(qū)動(dòng)器A3977的數(shù)字IO接口連線如圖11所示。其中,DIR為方向信號(hào),控制步進(jìn)電機(jī)的轉(zhuǎn)動(dòng)方向,當(dāng)方向信號(hào)為高電平時(shí),正轉(zhuǎn),反之反轉(zhuǎn);EN為步進(jìn)電機(jī)的使能信號(hào),信號(hào)為低電平時(shí),使能信號(hào)拉高,電機(jī)正常轉(zhuǎn)動(dòng);STEP是產(chǎn)生步進(jìn)電機(jī)位移的脈沖信號(hào),當(dāng)步進(jìn)電機(jī)檢測(cè)到一個(gè)上升沿時(shí),STEP信號(hào)拉高;HOME是反饋信號(hào),不同的STEP,對(duì)應(yīng)不同的HOME信號(hào)。A、B代表步進(jìn)電機(jī)驅(qū)動(dòng)線的2項(xiàng)。

圖11 FPGA與驅(qū)動(dòng)器數(shù)字信號(hào)接口

2.4.2 軟件設(shè)計(jì)

FPGA采用自頂而下的模塊化設(shè)計(jì)理念,圖12是本次實(shí)驗(yàn)主要的模塊的RTL視圖,包括PLL鎖相環(huán)模塊,跟蹤微分模塊、規(guī)劃搜索模塊、最大速度限制模塊及除法器模塊,共同驅(qū)動(dòng)步進(jìn)電機(jī)運(yùn)動(dòng)模塊進(jìn)行驅(qū)動(dòng)。

PLL鎖相環(huán)模塊整合本實(shí)驗(yàn)所需時(shí)鐘信號(hào),分配給各模塊分頻時(shí)鐘及復(fù)位信號(hào),跟蹤微分模塊將原始輸入使能信號(hào)輸出為輸入的跟蹤信號(hào)和微分信號(hào),將電機(jī)設(shè)定角度看成原始信號(hào),實(shí)際轉(zhuǎn)動(dòng)角度看做跟蹤信號(hào),在給定反向轉(zhuǎn)動(dòng)的指令后,通過跟蹤微分能夠抑制速度的突變,產(chǎn)生過沖現(xiàn)象。在濾波的同時(shí),為判斷步進(jìn)電機(jī)轉(zhuǎn)動(dòng)的脈沖數(shù)是否轉(zhuǎn)動(dòng)相對(duì)應(yīng)的角度,通過搜索規(guī)劃模塊搜索求出本周期內(nèi)的最優(yōu)解,獨(dú)立設(shè)定控制周期與實(shí)際脈沖周期,將跟蹤微分模塊和搜索規(guī)劃模塊輸出值輸入最大速度限制模塊,保證電機(jī)在可運(yùn)動(dòng)的最大速度限制值內(nèi)進(jìn)行最優(yōu)的速度控制。為方便計(jì)數(shù),最后添加除法器,將頻率轉(zhuǎn)換成周期輸入步進(jìn)電機(jī),達(dá)到步進(jìn)電機(jī)運(yùn)動(dòng)控制。

3 結(jié)果與分析

3.1 MATLAB驗(yàn)證

利用MATLAB與FPGA之間方便的數(shù)據(jù)交互能力和MATLAB的數(shù)據(jù)分析和可視化功能,為驗(yàn)證本實(shí)驗(yàn)的可行性,圖13是在MATLAB中計(jì)算得到的速度和位移的仿真圖像。

(a)

本文搭建了由SF-CY4型號(hào)的FPGA開發(fā)板、A3977驅(qū)動(dòng)器、步進(jìn)電機(jī)組成的實(shí)驗(yàn)平臺(tái),開發(fā)環(huán)境為QuartusⅡ 13.1,開發(fā)語(yǔ)言為Verilog,仿真軟件為Modelsim。仿真輸出的波形如圖14所示。為了便于觀察本次實(shí)驗(yàn)的結(jié)果并進(jìn)行分析,模擬波形中real信號(hào)是添加DIR轉(zhuǎn)向信號(hào)的波形,由于速度只能為正,在實(shí)際仿真中,沒有負(fù)值,實(shí)際輸出給電機(jī)的是不帶real信號(hào)的,但2個(gè)仿真圖最終效果一致。實(shí)際仿真如圖15所示。

圖14 效果仿真圖

圖15 實(shí)際仿真圖

3.2 實(shí)驗(yàn)結(jié)果反饋

圖16為實(shí)驗(yàn)結(jié)果反饋結(jié)構(gòu)框圖,由控制單元向反饋單元進(jìn)行反饋。梅花聯(lián)軸器連接控制單元和反饋單元,編碼器每1 ms進(jìn)行轉(zhuǎn)速收集,收集到的數(shù)據(jù)脈沖信號(hào)通過驅(qū)動(dòng)板驅(qū)動(dòng)用UART串口發(fā)送到PC端。

圖16 反饋結(jié)構(gòu)框圖

實(shí)驗(yàn)設(shè)定步進(jìn)電機(jī)啟動(dòng)頻率為500 Hz,目標(biāo)頻率為5 100 Hz,在加減速控制運(yùn)動(dòng)過程中,分頻計(jì)數(shù)邏輯每1 ms產(chǎn)生1個(gè)高脈沖,用來切換當(dāng)前速度,用增量式旋轉(zhuǎn)編碼器對(duì)步進(jìn)電機(jī)的轉(zhuǎn)角進(jìn)行測(cè)試。在每個(gè)運(yùn)動(dòng)狀態(tài)運(yùn)行時(shí)間相同的情況下,將改進(jìn)后的控制系統(tǒng)的結(jié)果和動(dòng)態(tài)控制算法中的最優(yōu)解進(jìn)行對(duì)比,一共對(duì)比708次,定義上下浮動(dòng)超過3 Hz為突變點(diǎn),表1為各運(yùn)動(dòng)狀態(tài)的突變點(diǎn)的個(gè)數(shù)及精準(zhǔn)度,結(jié)果顯示整個(gè)運(yùn)動(dòng)過程的精準(zhǔn)度為99.91%。

表1 改進(jìn)后的突變點(diǎn)數(shù)

如圖17所示,實(shí)線是沒有改進(jìn)的實(shí)驗(yàn)結(jié)果,虛線是改進(jìn)后的實(shí)驗(yàn)結(jié)果。在給定參數(shù)均相同的情況下,改進(jìn)的加減速運(yùn)動(dòng)在A點(diǎn)到達(dá)目標(biāo)頻率,加速時(shí)間為113 ms,比改進(jìn)前的B點(diǎn)提前11 ms到達(dá)最大頻率且加速過程平滑。在同一時(shí)間,給定電機(jī)一個(gè)反向轉(zhuǎn)動(dòng)的指令,沒有添加跟蹤微分器的加減速控制勻速運(yùn)動(dòng)達(dá)到反向轉(zhuǎn)動(dòng)目標(biāo)頻率,并在到達(dá)最大速度C點(diǎn)處產(chǎn)生過沖現(xiàn)象,從對(duì)比圖中可以看出,添加跟蹤微分模塊的運(yùn)動(dòng)控制在正轉(zhuǎn)減速到0且反轉(zhuǎn)從0加速的過程中,采用了S形算法控制,并在反轉(zhuǎn)達(dá)到最大速度前避免過沖現(xiàn)象的產(chǎn)生。同時(shí),從實(shí)驗(yàn)結(jié)果來看,反向轉(zhuǎn)動(dòng)的過程中,改進(jìn)算法運(yùn)行時(shí)間比改進(jìn)之前快了14 ms。本實(shí)驗(yàn)中動(dòng)態(tài)規(guī)劃算法可以減少D點(diǎn)突變現(xiàn)象的產(chǎn)生。

圖17 結(jié)果對(duì)比圖

表2為本次實(shí)驗(yàn)改進(jìn)前后加減速對(duì)比表,加速時(shí)間是從起始頻率加速至最大速度的時(shí)間,反轉(zhuǎn)時(shí)間指的是從正轉(zhuǎn)最大速度至反轉(zhuǎn)最大速度使用的時(shí)間,改進(jìn)后的S曲線控制系統(tǒng)較之前的精準(zhǔn)度上升了8.14%,效果更好。

表2 改進(jìn)前后加減速對(duì)比表

4 結(jié)論

針對(duì)步進(jìn)電機(jī)在運(yùn)動(dòng)過程中突然改變目標(biāo)速度或者反向轉(zhuǎn)動(dòng)的情況下產(chǎn)生突變、過沖,柔性程度差、運(yùn)行時(shí)間較長(zhǎng)的缺點(diǎn),設(shè)計(jì)了一種基于自抗擾控制理論中的跟蹤微分器的原理,結(jié)合動(dòng)態(tài)規(guī)劃算法和最大速度抑制算法的加減速運(yùn)動(dòng)控制系統(tǒng)。相比于改進(jìn)前的連續(xù)積分的算法,該算法可以減緩加減速及反轉(zhuǎn)產(chǎn)生的突變及過沖現(xiàn)象,加工時(shí)間提高11ms,改進(jìn)后的S曲線控制系統(tǒng)較之前的精準(zhǔn)度上升了8.14%,效果更好。實(shí)驗(yàn)結(jié)果表明,該算法加減速平穩(wěn)、加速時(shí)間適中,符合大多數(shù)中小型企業(yè)的生產(chǎn)需求,運(yùn)用閉環(huán)控制,有利于今后從單軸運(yùn)用至多軸的控制研究。