蔡劍茹, 尹勇生, 滕海林, 楊文杰, 孟 煦

(1.合肥工業(yè)大學(xué) 微電子設(shè)計研究所,安徽 合肥 230601; 2.合肥工業(yè)大學(xué) 教育部IC設(shè)計網(wǎng)上合作研究中心,安徽 合肥 230601)

Ⅱ型鎖相環(huán)(phase locked loop,PLL)具有良好的性能折衷和技術(shù)成熟度,已成為當(dāng)下各類片上系統(tǒng)中最為常用的時鐘產(chǎn)生電路架構(gòu)。 基于環(huán)形振蕩器(ring oscillator,RO)的設(shè)計具有多相位輸出、輸出頻率范圍廣、芯片面積小等諸多優(yōu)點(diǎn),受到設(shè)計者的重視。 根據(jù)輸出頻率精度是否受限于參考源頻率fREF,PLL可以分為整數(shù)型和小數(shù)型2種類別。 小數(shù)型PLL利用和差調(diào)制器(delta-sigma modulation,DSM)控制多模分頻器(multi-modulus divider,MMD)的分頻比動態(tài)變化,從而在平均效果下實現(xiàn)N.f分頻。 傳統(tǒng)小數(shù)型PLL結(jié)構(gòu)如圖1所示。

圖1 傳統(tǒng)小數(shù)型PLL結(jié)構(gòu)

靈活的輸出頻率使得小數(shù)PLL逐漸替代整數(shù)PLL成為時鐘和頻率產(chǎn)生的主流架構(gòu)。 由于只能實現(xiàn)動態(tài)鎖定,小數(shù)鎖相環(huán)路中的電荷泵(charge pump,CP)會隨著反饋信號的超前或滯后,對環(huán)路濾波器進(jìn)行相應(yīng)的放電或充電。 從圖1可以看出,當(dāng)電荷泵電流存在失配ΔICP時,流入環(huán)路濾波器的凈電荷量為:

(1)

其中,t0為鑒頻鑒相器(phase frequency detector,PFD)的復(fù)位延時。 由式(1)中右邊的第2項可以看出,PFD/CP的輸入輸出特性中存在非線性關(guān)系,即非線性環(huán)節(jié)存在,會將DSM搬移至高頻偏處的量化噪聲重新折疊回低頻偏處,惡化帶內(nèi)噪聲性能[1-4]。

文獻(xiàn)[5-6]通過刻意偏移PFD/CP的工作區(qū),實現(xiàn)對環(huán)路的線性化,但在控制電壓上引入的波動惡化了參考雜散性能;文獻(xiàn)[7]通過提出基于采樣保持的線性化電荷泵及其時序控制電路,在參考信號脈寬發(fā)生變化時,仍具有較好的雜散抑制效果,但是時序控制模塊較為復(fù)雜;文獻(xiàn)[8]使用連續(xù)線性電流替代傳統(tǒng)電荷泵,對參考雜散的改善效果有限;文獻(xiàn)[9]通過使用脈沖偏移電流實現(xiàn)環(huán)路的線性化,降低了控制電壓上的波動,但是固定的脈沖寬度僅適用于單一輸出頻率的情況,與RO所能提供的寬輸出范圍相悖。

本文提出一種根據(jù)輸出頻率變化、自適應(yīng)調(diào)節(jié)偏移脈沖電流寬度的線性化技術(shù),在避免噪聲折疊的同時,始終保持環(huán)路良好的參考雜散性能。

1 抗噪聲折疊技術(shù)回顧

避開PFD/CP非線性工作區(qū)間是有效抑制噪聲折疊的方法,如在PFD充電[5]或者放電[6]路徑的復(fù)位端引入一段延時,或是在電荷泵與低通濾波器之間加入直流偏移電流,因而PLL環(huán)路會在PFD的輸入端引入反向的偏移以達(dá)到平衡,維持鎖定。 PFD/CP線性化技術(shù)如圖2所示。 圖2b中,Inet=IUP-(IDC+IDN)。 圖2d中,Inet=IUP-(IPul+IDN)。

圖2 PFD/CP線性化技術(shù)

由圖2a可知,若直流偏移電流大小為IDC,則環(huán)路鎖定后,為了維持參考電壓即輸出頻率的不變,參考信號REF相對于反饋信號FB的平均值將提前IDCTREF/ICP的時間到達(dá)。 根據(jù)DSM的設(shè)計及行為級仿真結(jié)果,當(dāng)選擇足夠大的IDC,即可保證在FB存在瞬時跳變的情況下,REF仍始終領(lǐng)先。 PFD/CP的輸入輸出特性可表述為:

Qnet(Δt)=IUPΔt-IDCTREF+ΔICPt0

(2)

其中:IUP為充電電流大小。

由式(2)可知非線性的分量得以去除。 由圖2b可知,偏移電流IDC的引入,會使得控制電壓VC上出現(xiàn)約IDCTREF/C2的波動,惡化參考雜散。

由圖2c、圖2d可知,通過將偏移電流改為大小為IPul、寬度為TPul的脈沖電流[9]形式,即通過滿足IPulTPul=IDCTREF的關(guān)系,可引入與前文相同的偏移電荷量,實現(xiàn)對環(huán)路的線性化;進(jìn)一步保持脈沖的開啟與參考源大致同步,可使環(huán)路控制電壓上的波動大大改善。

2 基于自適應(yīng)脈寬的線性化技術(shù)

上述仿真中的電流脈寬是為當(dāng)前輸出頻率所定制化選取的。 考慮到DSM在反饋信號FB上所引入的跳變量與輸出信號周期TVCO相關(guān),因此當(dāng)輸出頻率減小時,所設(shè)定的脈沖電流的寬度可能不再足以將環(huán)路完全線性化,令噪聲折疊現(xiàn)象不能被完全移除。 相對地,根據(jù)PLL輸出的最低頻率設(shè)計一個較寬的偏移脈沖電流,雖然可以始終保持環(huán)路的線性化,在輸出高頻率時卻令CP額外導(dǎo)通了不必要的時長,同樣導(dǎo)致帶內(nèi)噪聲性能較理想情況有所下降。

為了實現(xiàn)在輸出頻率變化時,依然能實現(xiàn)合適的偏移量,兼顧去噪聲折疊和適當(dāng)?shù)腃P導(dǎo)通時長,有必要令偏移電流的脈寬實時跟蹤VCO的輸出頻率,因此本文提出自適應(yīng)脈寬產(chǎn)生電路(pulse generator,PG),如圖3所示,其核心之處在于采用了與VCO相同的延時單元產(chǎn)生所需的脈沖寬度。 若組成振蕩器的延遲單元延遲時間為td,則N級環(huán)形振蕩器的工作頻率為:

圖3 窄脈沖產(chǎn)生結(jié)構(gòu)原理

fVCO=1/TVCO=1/(2Ntd)

(3)

因此使用m×2N個延遲單元即可實現(xiàn)m×TVCO長度的延遲,且由于與PLL共享了控制電壓,所產(chǎn)生的延遲具有良好的抗PVT波動特性。

3 電路設(shè)計及仿真結(jié)果

本文設(shè)計的小數(shù)分頻PLL結(jié)構(gòu)如圖4所示。

圖4 小數(shù)分頻PLL結(jié)構(gòu)

環(huán)路內(nèi)嵌低壓差線性穩(wěn)壓器(low dropout regulator,LDO)[10]提升了振蕩器對電源噪聲的抑制能力,從而可以簡化振蕩器的設(shè)計。 仿真顯示,設(shè)計的DSM在反饋路徑上引起的瞬時跳變范圍約為3.5TVCO,因此在脈寬產(chǎn)生電路中應(yīng)輸出約1.8TVCO的延遲以線性化環(huán)路。 鎖定檢測(locked detector,LD)[11]電路與PFD輸出信號的相位差比較,當(dāng)兩者相位差維持低于設(shè)定值時,開啟偏移脈沖電流產(chǎn)生模塊。 本文偏移電流的大小等于電荷泵電流大小,簡化了整體設(shè)計考量。

因為環(huán)路結(jié)構(gòu)具有優(yōu)越的電源噪聲抑制能力,所以在VCO的設(shè)計中采用9級單端反相器級聯(lián)的形式,多相位的輸出亦為后續(xù)的應(yīng)用提供充足的便利性。 脈沖產(chǎn)生模塊仿真結(jié)果如圖5所示。 由圖5a可知,當(dāng)控制電壓VC從0.60 V變?yōu)?.35 V時,輸出頻率覆蓋0.6～2.7 GHz,VCO增益KVCO為3 GHz/V;當(dāng)VC為1.05 V時,輸出目標(biāo)頻率為2.0 GHz,功耗為7.5 mW。

圖5 脈沖產(chǎn)生模塊仿真結(jié)果

由式(3)可得,偏移脈沖電流的脈寬應(yīng)由約32個(1.8×2×9)延遲單元構(gòu)成,但如此數(shù)量的延遲單元會引起面積的大幅增加及功耗的上升。 以反相器放電為例,考慮到反相器放電過程中的總寄生電容Ctot和MOS管的等效導(dǎo)通電阻Rn[12],即

(4)

(5)

其中:Wp、Lp分別為PMOS管的柵寬和柵長;Wn、Ln分別為NMOS管的柵寬和柵長;m為每一級反相器的NMOS與PMOS的并聯(lián)個數(shù);Wn/Ln為NMOS的寬長比;Kn為NMOS的場效管增益系數(shù);ID,sat指MOS管處于飽和區(qū)時的電流大小;Cox為單位面積柵氧化層電容大小。 圖5a中,Wp=700 nm,Wn=300 nm,Lp=Ln=130 nm,m=50。

單級反相器所引入的延遲時間td=0.7RnCtot,實則為一個與NMOS晶體管和PMOS晶體管寬度W的比值相關(guān)的量。 這使得可以在實現(xiàn)目標(biāo)脈寬的32個延遲單元中采用等比復(fù)制技術(shù),如將m縮小為原值的1/50,進(jìn)而實現(xiàn)脈寬產(chǎn)生電路面積和功耗大大降低。 本文通過在振蕩器和延遲單元中采用尺寸相同、數(shù)量不同的方式,進(jìn)一步提高復(fù)制的精度。 由圖5b可知,在VCO的輸出頻率范圍內(nèi),基于1/50等比復(fù)制單元所產(chǎn)生的脈寬始終與1.8TVCO的目標(biāo)寬度極為接近,兩者誤差最大僅為3.75%。VC為1.05 V時所消耗的功耗也僅為14.7 μW,相對于非等比復(fù)制的結(jié)構(gòu),功耗降低了50倍。

DSM使用MASH1-1-1結(jié)構(gòu)的3階DSM調(diào)制器。 使用基于脈沖吞咽計數(shù)器的多模分頻器,輸入頻率為55.25 MHz時,通過分頻比的調(diào)整,可輸出范圍為0.6～2.7 GHz的信號。 環(huán)路中內(nèi)嵌的LDO結(jié)構(gòu)的非對稱性有利于實現(xiàn)LDO的低功耗。 當(dāng)VC=1.05時,LDO的電源噪聲抑制能力約為60 dB。 電荷泵的電流大小為8 μA,充電電流設(shè)置失配電流單元,失配電流單元選取0.08、0.08、0.16、0.32 μA,分別代表1%、1%、2%、4%的失配,模擬電荷泵范圍為1%～8%的電荷泵失配的情形。

表1 PLL設(shè)計參數(shù)

最終的PLL設(shè)計參數(shù)見表1所列。 需要指出的是,相對于常規(guī)設(shè)計,本文充分考慮了線性化技術(shù)在CP中引起的額外導(dǎo)通時間,并通過增加CP電流的方式達(dá)到預(yù)期的帶內(nèi)噪聲。

輸出頻率為2.0 GHz且CP中存在8%失配情形下,鎖相環(huán)的各項仿真性能如圖6所示。

圖6 自適應(yīng)脈寬補(bǔ)償性能仿真結(jié)果

由圖6a可知,在Cadence Spectre下,對電路進(jìn)行瞬態(tài)仿真后得到輸出頻譜,此時參考雜散約為-63 dBc。 由圖6b可知,通過Cadence Spectre仿真提取電路各模塊的參數(shù)和性能指標(biāo)后,帶入系統(tǒng)仿真軟件CppSim得到相位噪聲曲線,通過脈沖偏移電流線性化環(huán)路后,帶內(nèi)噪聲性能優(yōu)化了7 dB,噪聲折疊現(xiàn)象得以避免。 由圖6c可知,通過使用固定脈寬(1.2、1.5 ns)與使用自適應(yīng)脈寬2種線性化方案下帶內(nèi)(@100 kHz)相位噪聲的對比,所提出的自適應(yīng)脈寬的線性化方案在全部的輸出頻段內(nèi)均可以避免噪聲折疊現(xiàn)象,且通過維持最優(yōu)的脈沖寬度,在輸出高頻時達(dá)到了相對優(yōu)化的帶內(nèi)噪聲性能。 文獻(xiàn)對比結(jié)果見表2所列。

表2 文獻(xiàn)對比結(jié)果

4 結(jié) 論

本文設(shè)計了一個具有自適應(yīng)抗噪聲折疊能力的寬輸出范圍小數(shù)分頻PLL。 通過等比復(fù)制技術(shù)所設(shè)計的脈寬產(chǎn)生電路能夠在工藝、電壓、溫度變化的情況下,始終適應(yīng)PLL的工作頻率,以最優(yōu)的電流脈寬實現(xiàn)對環(huán)路的線性化,避免噪聲折疊現(xiàn)象,且維持良好的參考雜散性能。 所提出的自適應(yīng)脈寬產(chǎn)生方案對于其他結(jié)構(gòu)的設(shè)計同樣適用。