曹洪彬，汪瀾，劉紅波，馬野，王子楠

（1.天津七一二通信廣播股份有限公司，天津 300462；2.空軍裝備部駐北京地區(qū)軍事代表局駐天津地區(qū)第一軍事代表室，天津 300202）

引言

隨著信息技術(shù)的不斷發(fā)展和電子技術(shù)的廣泛應(yīng)用，現(xiàn)在戰(zhàn)機(jī)不斷引入先進(jìn)的電子設(shè)備，超短波電臺(tái)[1]由于其穩(wěn)定的信號(hào)傳輸、較高的通信質(zhì)量，使其在軍事領(lǐng)域中廣泛應(yīng)用。電源設(shè)計(jì)成為機(jī)載電臺(tái)中的重要部分，為防止負(fù)載故障導(dǎo)致的短路及過(guò)流問(wèn)題，電源設(shè)計(jì)需進(jìn)行相應(yīng)的保護(hù)措施，傳統(tǒng)的方案是安裝保險(xiǎn)絲或空氣斷路器，這種方法雖然簡(jiǎn)單，但損壞后無(wú)法自動(dòng)恢復(fù)，需維修更換器件，造成硬件成本和時(shí)間的浪費(fèi)。因此對(duì)機(jī)載電臺(tái)負(fù)載設(shè)備供電電流電壓實(shí)現(xiàn)可恢復(fù)保護(hù)已成為迫切問(wèn)題。本文以機(jī)載電臺(tái)電源為硬件平臺(tái)，提出了一種基于霍爾芯片過(guò)流保護(hù)[2]和過(guò)壓保護(hù)[3]方案。經(jīng)試驗(yàn)驗(yàn)證，該方案能夠準(zhǔn)確地按照設(shè)定值進(jìn)行過(guò)流過(guò)壓保護(hù)。同時(shí)，該方案具有良好的通用性和可移植性，能夠?yàn)橥愒O(shè)備的設(shè)計(jì)提供參考。

1 整體設(shè)計(jì)

1.1 電路框架設(shè)計(jì)

過(guò)流過(guò)壓保護(hù)電路框架設(shè)計(jì)如圖1 所示。過(guò)流情況為電流信號(hào)輸入至霍爾感應(yīng)電路，將電流信號(hào)轉(zhuǎn)換為對(duì)應(yīng)的電壓信號(hào)，電壓信號(hào)經(jīng)一級(jí)跟隨電路進(jìn)入遲滯比較器[4]電路，前級(jí)電流增大，感應(yīng)出的電壓信號(hào)對(duì)應(yīng)增大，超出遲滯比較器的基準(zhǔn)電壓時(shí)，遲滯比較器輸出端由低變高，輸出信號(hào)進(jìn)入FPGA。過(guò)壓情況為電壓信號(hào)輸入至前級(jí)分壓電路，將輸入電壓信號(hào)降至有效電壓信號(hào)，有效電壓信號(hào)經(jīng)一級(jí)跟隨電路進(jìn)入遲滯比較器電路，前級(jí)電壓信號(hào)增大，超出遲滯比較器的基準(zhǔn)電壓時(shí)，遲滯比較器輸出端由低變高，輸出信號(hào)進(jìn)入FPGA。FPGA 檢測(cè)到過(guò)流或過(guò)壓信號(hào)，執(zhí)行控制驅(qū)動(dòng)電路邏輯，實(shí)現(xiàn)切斷28 V 輸出。

圖1 過(guò)流過(guò)壓保護(hù)電路框架設(shè)計(jì)框圖

2 實(shí)現(xiàn)方案

2.1 硬件原理分析

過(guò)流電路設(shè)計(jì)部分，本文核心器件選用某研究所高性能霍爾效應(yīng)電流傳感器。其對(duì)應(yīng)原理如圖2 霍爾感應(yīng)電路部分，能夠有效地測(cè)量直流或交流電流，并具有精度高、出色的線性度和溫度穩(wěn)定性等特點(diǎn)。此芯片內(nèi)部集成了一顆高精度、低噪聲的線性霍爾電路和一根低阻抗的主流導(dǎo)線，輸入電流流經(jīng)內(nèi)部的0.6 mΩ 導(dǎo)線，其產(chǎn)生的磁場(chǎng)在霍爾電路上感應(yīng)出相應(yīng)的電信號(hào)，經(jīng)過(guò)內(nèi)部處理電路輸出電壓信號(hào)。在無(wú)電流的情況下，靜態(tài)輸出為50 %VCC。此芯片提供SOP16 封裝，提供更加靈活的應(yīng)用模式測(cè)量范圍，10 A，20 A，30 A，40 A，50 A，65 A 多種量程可選。本文以20 A 量程為例，靈敏度0.1 V/A，本設(shè)計(jì)霍爾供電電壓Vcc 為5 V。

圖2 霍爾感應(yīng)電路原理圖

1）感應(yīng)電壓計(jì)算公式：

式中：

Vout—霍爾感應(yīng)輸出電壓，單位為V；

Iin—流經(jīng)霍爾傳感器電流，單位為A。

跟隨電路設(shè)計(jì)部分，霍爾感應(yīng)電路感應(yīng)電壓V-OUT輸出至后級(jí)跟隨電路，其原理如圖3 所示，跟隨電路增強(qiáng)了輸入信號(hào)的穩(wěn)定性，在輸出信號(hào)擺動(dòng)時(shí)，防止信號(hào)漂移，起緩沖作用。

圖3 跟隨電路原理圖

跟隨電路輸出信號(hào)V-OUT-1 至遲滯比較器。

遲滯比較器電路如圖4 所示，等效電路如圖5 所示，經(jīng)遲滯比較器進(jìn)行比較，當(dāng)Ub2 電壓大于Ub1 時(shí)，遲滯比較器輸出電平由低變高。遲滯比較器計(jì)算公式為：

圖4 遲滯比較器電路原理

圖5 遲滯比較器等效電路

2）當(dāng)輸出為高電平時(shí)，UO=3.3 V。

3）當(dāng)輸出為低電平時(shí)，UO=0 V。

因?yàn)檩敵錾侠娮?，為減小上拉電阻對(duì)遲滯比較器的影響，這里選擇為1 k，遲滯比較器輸出的兩種狀態(tài)位高電平3.3 V，低電平0 V，基準(zhǔn)電壓選擇為3.23 V，與分別為輸入過(guò)電流經(jīng)霍爾感應(yīng)出的電壓值，考慮實(shí)際情況，機(jī)載電臺(tái)在發(fā)射狀態(tài)下額定電流為6 A，過(guò)流設(shè)計(jì)一般為額定電流的1.2 倍至2 倍，根據(jù)實(shí)際應(yīng)用情況而定。本設(shè)計(jì)過(guò)流點(diǎn)選擇為10 A，遲滯點(diǎn)選擇為7 A，分別對(duì)應(yīng)3.5 V 與3.2 V 兩個(gè)電壓值。一種情況，輸出電壓為低時(shí)，點(diǎn)電位通過(guò)電阻拉低，輸入的電壓需更大，使大于，來(lái)驅(qū)動(dòng)輸出翻轉(zhuǎn)至高。另一種情況，輸出電壓為高時(shí)，點(diǎn)電位通過(guò)電阻拉高，輸入的電壓需更小，使小于，來(lái)驅(qū)動(dòng)輸出翻轉(zhuǎn)至低。通過(guò)以上分析可知，可選擇3.5 V，可選擇3.2 V，反之代入方程（2）方程（3），方程無(wú)解。

假定為51 k，為1 k，等于基準(zhǔn)電壓3.23 V，Ui2為3.5 V，代入公式（3），可得出R1 為4.26 k。考慮實(shí)際情況，電阻實(shí)際應(yīng)用選擇為5.1 k，代入方程（2）方程（3），反推出為3.228 V，反推出為3.553 V，代入公式（1）可推出過(guò)流點(diǎn)位10.53 A，滯回點(diǎn)電流為7.28 A。

本設(shè)計(jì)采用遲滯比較器[6]，避免了在臨界值時(shí)直接比較輸出抖動(dòng)問(wèn)題。輸出抖動(dòng)會(huì)導(dǎo)致FPGA 誤報(bào)，無(wú)法判斷是否真正過(guò)流。實(shí)際應(yīng)用見(jiàn)圖6、圖7 所示。圖6為直接比較輸出，可見(jiàn)在臨界值時(shí)，輸出電壓出現(xiàn)抖動(dòng)，不穩(wěn)定。圖7 為遲滯比較器輸出，可見(jiàn)當(dāng)過(guò)流時(shí)，比較器輸出電壓穩(wěn)定為高電平，方便進(jìn)入FPGA 進(jìn)行判斷。

圖6 直接比較器輸出結(jié)果

圖7 遲滯比較器輸出結(jié)果

過(guò)壓電路設(shè)計(jì)部分，原理同過(guò)流，過(guò)壓電路先進(jìn)行輸入電壓分壓，分壓至后級(jí)電路允許范圍，進(jìn)入跟隨電路，電壓跟隨后進(jìn)入遲滯比較器進(jìn)行比較，比較輸出電平進(jìn)入FPGA。遲滯比較器電路如圖4 所示，選擇為51 K，R24 選擇為5.1 K，分壓電路分壓電阻選擇為100 K，選擇為12 K，經(jīng)反推輸入過(guò)壓點(diǎn)電壓為33.16 V，遲滯電壓為30.12 V。理論計(jì)算值符合設(shè)計(jì)要求。

驅(qū)動(dòng)電路設(shè)計(jì)部分，如圖8 所示。當(dāng)FPGA 檢測(cè)到過(guò)流[5]過(guò)壓信號(hào)時(shí)，輸出控制OIP_IN_CTRL 信號(hào)為高電平，光耦截止，此時(shí)由于光耦輸出上拉3.3 V，三極管（位號(hào)：VT3）導(dǎo)通，三極管（位號(hào)：VT2）導(dǎo)通，此時(shí)Uth 點(diǎn)電平為28 V，MOS 管（位號(hào)：VT1）截止，28 V 無(wú)輸出。反之，OIP_IN_CTRL 信號(hào)為低電平，光耦導(dǎo)通，三極管（位號(hào)：VT3）截止，三極管（位號(hào)：VT2）截止，由穩(wěn)壓二極管（位號(hào)：VD2）將Uth 點(diǎn)電壓穩(wěn)壓至15 V，此時(shí)MOS 管（位號(hào)：VT1）柵極（G）與源級(jí)（S）導(dǎo)通，MOS 管（位號(hào)：VT1）導(dǎo)通，輸出28 V。

圖8 驅(qū)動(dòng)電路原理

2.2 軟件原理設(shè)計(jì)

本設(shè)計(jì)采用FPGA 為主控芯片，實(shí)時(shí)監(jiān)測(cè)過(guò)壓過(guò)流信號(hào)，當(dāng)過(guò)壓過(guò)流信號(hào)由低變高時(shí)，執(zhí)行過(guò)流過(guò)壓程序。過(guò)流情況為FPGA 監(jiān)測(cè)過(guò)流信號(hào)，線路中過(guò)流關(guān)斷，嘗試3 次恢復(fù)打開(kāi)，避免線路中誤過(guò)流導(dǎo)致供電中斷，3 次打開(kāi)后仍過(guò)流，則執(zhí)行關(guān)斷指令，等待外部觸發(fā)清除過(guò)流計(jì)數(shù)器，方能再次打開(kāi)。過(guò)流流程圖如圖9 所示，在第一次過(guò)流計(jì)數(shù)器加1 時(shí)，關(guān)斷并打開(kāi)判斷是否過(guò)流，若過(guò)流則計(jì)數(shù)器再加1，否則計(jì)數(shù)器清零，計(jì)數(shù)器計(jì)滿3 次，仍過(guò)流則執(zhí)行關(guān)斷。本設(shè)計(jì)中一次過(guò)流關(guān)斷再打開(kāi)設(shè)置為10 ms，過(guò)流檢測(cè)設(shè)置為200 ms。

圖9 過(guò)流保護(hù)流程圖

圖10 過(guò)壓保護(hù)流程圖

過(guò)壓情況為FPGA 監(jiān)測(cè)過(guò)壓信號(hào)，當(dāng)線路中過(guò)壓時(shí)，延遲200 ms 檢測(cè)，線路中仍過(guò)壓，則執(zhí)行關(guān)斷指令。等待外部觸發(fā)清除過(guò)流計(jì)數(shù)器，方能再次打開(kāi)。過(guò)壓保護(hù)無(wú)需進(jìn)行關(guān)斷打開(kāi)恢復(fù)操作，因無(wú)論關(guān)斷或打開(kāi)，前級(jí)電路中過(guò)壓都存在于線路中，則只需檢測(cè)一定時(shí)間，本文設(shè)計(jì)為200 ms，確認(rèn)過(guò)壓直接執(zhí)行關(guān)斷執(zhí)行，防止后端負(fù)載因過(guò)壓而損壞。

3 仿真驗(yàn)證及實(shí)物測(cè)試

3.1 仿真試驗(yàn)及波形結(jié)果

本設(shè)計(jì)跟隨器與遲滯比較器部分采用了PSpice 軟件進(jìn)行仿真，仿真電路如圖11 所示，仿真波形如圖12 所示。

圖11 跟隨與遲滯比較仿真電路

圖12 跟隨與遲滯比較仿真電路

紅色波形代表輸入信號(hào)，綠色波形代表遲滯比較器輸出信號(hào)，由仿真波形可見(jiàn)，當(dāng)輸入電壓達(dá)到3.55 V 時(shí)，遲滯比較器輸出信號(hào)由低變高。當(dāng)輸入信號(hào)降至3.23 V時(shí)，遲滯比較器輸出信號(hào)由高變低。仿真電壓值與2.1硬件原理分析章節(jié)理論計(jì)算值一致。

3.2 實(shí)物測(cè)試及波形結(jié)果

3.2.1 過(guò)流試驗(yàn)

經(jīng)實(shí)際過(guò)流試驗(yàn)驗(yàn)證，當(dāng)實(shí)際電流達(dá)到10.5 A 時(shí)，輸出關(guān)斷。實(shí)際關(guān)斷波形如圖13 所示。由圖13 可見(jiàn)，當(dāng)FPGA 檢測(cè)到過(guò)流信號(hào)時(shí)，輸出關(guān)斷延遲10 ms 并打開(kāi)，檢測(cè)200 ms，此動(dòng)作重復(fù)3 次，仍然檢測(cè)到過(guò)流信號(hào)時(shí)，執(zhí)行關(guān)斷指令，不再打開(kāi)。等待外部觸發(fā)消除過(guò)流計(jì)數(shù)器，方能再次打開(kāi)，否則會(huì)一直執(zhí)行關(guān)斷指令。

圖13 過(guò)流試驗(yàn)輸出電壓波形

實(shí)際測(cè)試過(guò)流遲滯區(qū)間試驗(yàn)，電子負(fù)載調(diào)整至過(guò)流，然后進(jìn)行電流回調(diào)，當(dāng)回調(diào)至7.23 A 時(shí)，遲滯比較器過(guò)流信號(hào)由高變低。由此驗(yàn)證遲滯區(qū)間是（7.23~10.5）A，當(dāng)線路中電流大于10.5 A 時(shí)，執(zhí)行過(guò)流保護(hù)動(dòng)作。遲滯比較器主要作用是進(jìn)行臨界消抖，在實(shí)際使用過(guò)程中，回滯電壓點(diǎn)設(shè)置應(yīng)滿足不小于實(shí)際額定電流對(duì)應(yīng)的電壓，這樣在線路中電流恢復(fù)至額定電流時(shí)，保證FPGA 檢測(cè)到的過(guò)流信號(hào)為低電平，執(zhí)行正常開(kāi)通動(dòng)作。實(shí)際測(cè)試回滯電流值與理論計(jì)算有一定差異，具體應(yīng)由電路容差所致，本文不做詳細(xì)說(shuō)明。

3.2.2 過(guò)壓試驗(yàn)

經(jīng)實(shí)際過(guò)壓試驗(yàn)驗(yàn)證，當(dāng)實(shí)際電壓達(dá)到33 V 時(shí)，輸出關(guān)斷。實(shí)際關(guān)斷波形如圖14 所示。由圖14 可見(jiàn)，藍(lán)色波形為28 V 輸出電壓，紫色波形為遲滯比較器輸出電平，當(dāng)FPGA 檢測(cè)到過(guò)壓信號(hào)時(shí)，輸出關(guān)斷延遲200 ms，執(zhí)行關(guān)斷指令，不再打開(kāi)。等待外部觸發(fā)消除過(guò)壓計(jì)數(shù)器，方能再次打開(kāi)，否則會(huì)一直執(zhí)行關(guān)斷指令。

圖14 過(guò)壓試驗(yàn)輸出電壓波形

實(shí)際測(cè)試過(guò)壓遲滯區(qū)間試驗(yàn)，將供電電源調(diào)整至過(guò)壓狀態(tài)，然后進(jìn)行電壓回調(diào)，當(dāng)回調(diào)至30 V 時(shí)，遲滯比較器過(guò)壓信號(hào)由高變低。由此驗(yàn)證遲滯區(qū)間是（30~33） V，當(dāng)電壓大于33 V 時(shí)，執(zhí)行過(guò)壓保護(hù)動(dòng)作。遲滯比較器主要作用是進(jìn)行臨界消抖，在實(shí)際使用過(guò)程中，回滯電壓點(diǎn)設(shè)置應(yīng)滿足不小于實(shí)際額定輸入電壓，這樣在電壓恢復(fù)至額定電壓時(shí)，保證FPGA 檢測(cè)到的過(guò)壓信號(hào)為低電平，執(zhí)行正常開(kāi)通動(dòng)作。

4 結(jié)束語(yǔ)

本文主要實(shí)現(xiàn)了一種過(guò)流與過(guò)壓保護(hù)電路的設(shè)計(jì)方案，替代了傳統(tǒng)保護(hù)方式，具有自恢復(fù)功能，有效地護(hù)了因電路中過(guò)壓過(guò)流導(dǎo)致的損壞，提高了電路的可靠性，且該設(shè)計(jì)采用全國(guó)產(chǎn)化器件，并進(jìn)行了高低溫試驗(yàn)驗(yàn)證，滿足使用要求，已在機(jī)載電臺(tái)電源設(shè)計(jì)中應(yīng)用，具有一定實(shí)際應(yīng)用和參考價(jià)值。