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基于FPGA的智能電網(wǎng)監(jiān)控系統(tǒng)數(shù)據(jù)集中器設(shè)計(jì)

2024-12-28 00:00:00李思瑾廖松麟
今日自動(dòng)化 2024年10期
關(guān)鍵詞:監(jiān)控系統(tǒng)智能電網(wǎng)

[關(guān)鍵詞]FPGA ;智能電網(wǎng);監(jiān)控系統(tǒng)

[中圖分類號(hào)]TM76 [文獻(xiàn)標(biāo)志碼]A [文章編號(hào)]2095–6487(2024)10–0044–03

在智能電網(wǎng)數(shù)據(jù)監(jiān)控系統(tǒng)中,數(shù)據(jù)集中器具有連接作用,可使應(yīng)用端和監(jiān)控端相互連接。在分布式電源大量接入電網(wǎng)后,電網(wǎng)系統(tǒng)所需處理的數(shù)據(jù)快速增加,而現(xiàn)場可編程門陣列(FPGA,F(xiàn)ield-Programmable Gate Array)擁有強(qiáng)大性能,將其作為基于設(shè)計(jì)數(shù)據(jù)集中器,可強(qiáng)化裝置應(yīng)用效果,是保證電網(wǎng)監(jiān)控系統(tǒng)實(shí)時(shí)處理數(shù)據(jù)的重要舉措。因此,研究此項(xiàng)課題,具有十分重要的意義。

1框架設(shè)計(jì)

數(shù)據(jù)集中器總體架構(gòu)如圖1所示。

1.1子卡和數(shù)據(jù)集中器通信

所設(shè)計(jì)的數(shù)據(jù)集中器和子卡,在通信過程中需要將數(shù)據(jù)與交易通信協(xié)議DTC(Data and" Trading" Cpmmunications Protocol)作為基礎(chǔ)。其中,處于傳遞狀態(tài)下的信號(hào)數(shù)量為4 個(gè),分別為時(shí)鐘、觸發(fā)、數(shù)據(jù)和應(yīng)答請(qǐng)求。子卡在發(fā)送數(shù)據(jù)過程中,集中器會(huì)利用80Mbps 的DTC_TRIG 時(shí)鐘信號(hào)控制數(shù)據(jù),其中,DTC 信號(hào)的方向和比特率如圖2 所示。時(shí)鐘同步控制時(shí)所應(yīng)用的時(shí)鐘信號(hào)為40MHz的DTC_CLK,通過該信號(hào),使數(shù)據(jù)輸出的準(zhǔn)確性得到保證。子卡向數(shù)據(jù)集中器發(fā)送數(shù)據(jù)信息,使用信號(hào)80 Mbps 的DTCDATA。子卡在確認(rèn)數(shù)據(jù)傳輸是否到位時(shí),應(yīng)用信號(hào)為80 Mbps的DTC-RETURN[1]。

在數(shù)據(jù)集中器內(nèi),上述信號(hào)會(huì)在子卡之間傳遞,且在傳輸時(shí),應(yīng)用形式均為差分信號(hào)。究其原因,主要是此類傳輸信號(hào),可規(guī)避信號(hào)干擾,使信號(hào)穩(wěn)定性增強(qiáng)。

1.2命令接口設(shè)計(jì)

命令在通信過程中主要將DCS接口作為媒介,首先由監(jiān)控端發(fā)送分散控制系統(tǒng)DCS(Distributed Control systrm)命令,接收方為數(shù)據(jù)集中器,在對(duì)該命令讀取后,方能響應(yīng)。但回復(fù)存在延時(shí)性,并不會(huì)立即執(zhí)行,在結(jié)果內(nèi)存中被存儲(chǔ),之后,通過讀取結(jié)果,確定DCS命令,最終回復(fù)。

2時(shí)鐘設(shè)計(jì)

2.1時(shí)鐘網(wǎng)絡(luò)

時(shí)鐘網(wǎng)絡(luò)由多個(gè)模塊組成,具體如下。

(1)輸入緩沖器IBUFGDS(Differential Signaling lnput Buffer with Selectable l/O" interface),屬于FPGA的重要模塊,其具有對(duì)轉(zhuǎn)功能,可使輸入端所接收的差分時(shí)鐘變?yōu)橹鲿r(shí)鐘,為后續(xù)輸出創(chuàng)造有利條件[2]。

(2)時(shí)鐘管理模塊,可對(duì)各種時(shí)鐘信號(hào)加以處理。同時(shí),模塊在接收復(fù)位信號(hào)后,會(huì)對(duì)時(shí)鐘信號(hào)做復(fù)位處理,當(dāng)信號(hào)保持穩(wěn)定后,鎖定信號(hào)會(huì)同步生成,該信號(hào)可表示主時(shí)鐘brdclk 的可用性。

(3)模塊接收時(shí)鐘信號(hào)后,會(huì)生成復(fù)位信號(hào),該信號(hào)可使相移控制模塊位置復(fù)原。

2.2 跨時(shí)鐘區(qū)域同步

亞穩(wěn)態(tài)問題的出現(xiàn),會(huì)導(dǎo)致時(shí)鐘網(wǎng)絡(luò)內(nèi)模塊無法發(fā)揮相移控制作用,針對(duì)此類問題,處理措施如下。

(1)對(duì)雙觸發(fā)器加以應(yīng)用,使其成為同步器,其原理為通過對(duì)時(shí)鐘周期做延遲處理,使亞穩(wěn)態(tài)信號(hào)的穩(wěn)定性增強(qiáng),變?yōu)榉€(wěn)態(tài)信號(hào),但該方法無法從根源上解決問題。

(2)利用先進(jìn)先出的存儲(chǔ)器,使信號(hào)輸出更加有序,該方法適用范圍有限,僅在處理多源數(shù)據(jù)時(shí)有效。

(3)利用二級(jí)寄存器,將其作為全局復(fù)位信號(hào)輸出。

基于實(shí)際情況,將上述3 種處理措施作為基礎(chǔ),對(duì)異步信號(hào)寄存同步方法加以應(yīng)用。

在傳入相位同步指令后,此時(shí),其值為1,利用選擇器將其輸出至觸發(fā)器,由觸發(fā)器對(duì)指令轉(zhuǎn)化,使其成為send_pscmd信號(hào)。在信號(hào)撤銷后,同時(shí)控制模塊未處在空閑狀態(tài)時(shí),將觸發(fā)器輸出信號(hào)返回,以此鎖定信號(hào),避免信號(hào)在操作前出現(xiàn)問題。此外,還會(huì)通過觸發(fā)器時(shí)鐘,使時(shí)鐘域同步目標(biāo)達(dá)成。研究結(jié)果表明,文章所提出的方法,可使亞穩(wěn)態(tài)問題被完全規(guī)避[3]。

本研究在對(duì)IP核處理時(shí),對(duì)內(nèi)部電壓振蕩工作頻率FVCO(Frequency of VCO,VCO)設(shè)置, 將其數(shù)值確定為1000MHz,周期為1ns。各次移動(dòng)大小相同, 均為電壓振蕩器工作周期的1/56,此時(shí),可利用下述公式計(jì)算一次動(dòng)態(tài)相移操作移動(dòng)的分辨率DPS1(Dynamic Phase Shift),計(jì)算結(jié)果為17.86ps。

文章所設(shè)計(jì)的數(shù)據(jù)集中器,可為精準(zhǔn)相移提供支持的輸出時(shí)鐘頻率為10MHz和40MHz。

3"TCP和UDP模塊設(shè)計(jì)

智能電網(wǎng)運(yùn)行對(duì)數(shù)據(jù)傳輸質(zhì)量提出非常高的要求,其中,TCP和UDP屬于協(xié)議模塊,可以為傳輸控制協(xié)議模塊協(xié)議傳輸數(shù)據(jù)提供支持。TCP模塊雖然能保證通信質(zhì)量,但存在一定缺陷,具體表現(xiàn)為傳輸數(shù)據(jù)同時(shí),額外數(shù)據(jù)傳輸會(huì)同步產(chǎn)生。故在本研究中,主要被用于監(jiān)控命令信息傳輸,究其原因,主要是此類信息對(duì)傳輸質(zhì)量的要求較為嚴(yán)格。而UDP作為傳輸層協(xié)議無須連接,且不會(huì)產(chǎn)生額外數(shù)據(jù)傳輸,故在本研究中,被應(yīng)用于傳遞應(yīng)用數(shù)據(jù)[4]。

3.1物理接口

FPGA所提供的EMAC能夠?qū)崿F(xiàn)千兆以太網(wǎng),故其應(yīng)用有助于保證數(shù)據(jù)傳輸效率。EMAC所提供的物理接口選項(xiàng)包括五種,各接口說明如下。

(1)MII接口。該接口提供的以太網(wǎng)連接速率較低,處在10~100Mb/s。

(2)CMII和RGMII接口。CMII 接口具有可拓展的特點(diǎn),在經(jīng)過拓展后,以太網(wǎng)連接速率高達(dá)1Gb/s。相較于CMII,RGMII接口通過對(duì)觸發(fā)器的應(yīng)用,使接口引腳使用數(shù)量減少,減少量約為一半。

(3)SGMII接口。SGMII接口傳輸速率較高,可達(dá)1 Gb/s,且能利用串行接口,對(duì)并行接口取代,因此,可在最大限度上控制引腳使用量,同時(shí)PCB布局對(duì)引腳的需求量和難度會(huì)隨之降低。

在上述接口應(yīng)用后,會(huì)激活FPGA 提供的高速收發(fā)器子層。對(duì)于應(yīng)用SGMII的PCS子層,其傳輸率和觸發(fā)器對(duì)時(shí)鐘校準(zhǔn)要求較高。為此,本研究對(duì)差分時(shí)鐘予以利用,其目的是準(zhǔn)確校準(zhǔn)觸發(fā)時(shí)鐘。

針對(duì)傳輸速率高的以太網(wǎng)通信,主要通過電纜完成數(shù)據(jù)傳輸,與設(shè)計(jì)傳輸速率相比,實(shí)際傳輸速率更高,可達(dá)1.25Gb/s。本次設(shè)計(jì)的集中器,在編碼和解碼數(shù)據(jù)處理方面,為提升處理效率,分別使用8B/10B編碼器和10B/10B解碼器。研究結(jié)果表明,上述裝置的應(yīng)用,有利于縮短以太網(wǎng)幀傳輸和接收時(shí)間。其中,8B和10B分別表示以太網(wǎng)幀和電纜傳輸數(shù)據(jù)寬度。拋開以太網(wǎng)幀內(nèi)容不談,10B數(shù)據(jù)流0和1均相等,能夠使直流相互平衡,并規(guī)避電信號(hào)波動(dòng)對(duì)以太網(wǎng)數(shù)據(jù)傳輸造成的影響。考慮10B數(shù)據(jù)信號(hào)與時(shí)鐘之間,具有高度一致性,故該信號(hào)在時(shí)鐘恢復(fù)和字對(duì)齊時(shí),亦能發(fā)揮良好的作用。

3.2MAC內(nèi)核

MAC內(nèi)核在本設(shè)計(jì)中,主要用于連接物理層。針對(duì)三模以太網(wǎng)訪問控制器,所采用的內(nèi)核包括兩種,分別為硬內(nèi)核和軟內(nèi)核。其中,硬內(nèi)核與數(shù)字信號(hào)處理器、鎖相環(huán)等模塊較為相似,屬于FPGA 的重要組成部分。鎖相環(huán)模塊所處位置是FPGA的功能模塊,其擁有諸多方面的應(yīng)用優(yōu)勢,具體表現(xiàn)為簡便性和穩(wěn)定性優(yōu)越。而軟內(nèi)核,并未在功能模塊中固化,而是通過開發(fā)代碼的方式設(shè)計(jì)功能,其靈活性優(yōu)勢顯著。相較于軟內(nèi)核,硬內(nèi)核的特征更加鮮明,主要體現(xiàn)在以下方面。

(1)在條件允許的情況下,硬內(nèi)核支持超頻操作,這里所說的超頻,其頻率超過2.5GB/s。

(2)軟內(nèi)核在開發(fā)源代碼的過程中,所損耗的資源較多,而這些資源在其他功能設(shè)計(jì)中亦可被應(yīng)用。

建議設(shè)計(jì)過程中,將硬內(nèi)核作為首選。若FPGA不包括硬內(nèi)核,同時(shí)需要使用內(nèi)核,則采用軟內(nèi)核。而文章所基于的FPGA 擁有硬內(nèi)核,故對(duì)其加以應(yīng)用。

在完成上述設(shè)計(jì)后,對(duì)集中器應(yīng)用效果進(jìn)行檢測,本次檢測內(nèi)容包括子卡通接口、時(shí)鐘同步測試和TCP與UDP模塊測試。本次測試所應(yīng)用的平臺(tái)為woreshark,該平臺(tái)屬于免費(fèi)且專業(yè)的網(wǎng)絡(luò)協(xié)議分析裝置,將其作為測試平臺(tái),有助于協(xié)議進(jìn)行字節(jié)上的調(diào)節(jié)。測試結(jié)果表明,文章所設(shè)計(jì)的數(shù)據(jù)集中器,功能十分完善,在智能電網(wǎng)監(jiān)控系統(tǒng)中應(yīng)用,可對(duì)1Gbp/s的吞吐量進(jìn)行監(jiān)測,同時(shí),還能提高事件傳輸率,其速度高達(dá)每幀KHz。此外,子卡通接口和時(shí)鐘同步測試結(jié)果均與設(shè)計(jì)要求相吻合,具有應(yīng)用可行性[5]。

4結(jié)束語

在能源問題日益嚴(yán)峻的背景下,智能電網(wǎng)快速發(fā)展,但如何處理并網(wǎng)所產(chǎn)生的海量數(shù)據(jù),成為制約智能電網(wǎng)發(fā)展的重要因素。而FBGA因具有良好的性能,被廣泛應(yīng)用于各領(lǐng)域,將其作為基礎(chǔ),設(shè)計(jì)數(shù)據(jù)集中器,并將其應(yīng)用于監(jiān)控系統(tǒng)中,有助于提升數(shù)據(jù)處理效率和質(zhì)量。文章基于FPGA 對(duì)集中器的整體框架進(jìn)行設(shè)計(jì),包括子卡和數(shù)據(jù)集中器通信和命令接口設(shè)計(jì),之后設(shè)計(jì)集中器的時(shí)鐘、TCP和UDP模塊,通過科學(xué)合理的設(shè)計(jì)方法,使時(shí)鐘控制信號(hào)生成問題被有效解決。而針對(duì)TCP和UDP模塊,鑒于二者具有相似性,故以物理接口和MAC內(nèi)核為切入點(diǎn)進(jìn)行設(shè)計(jì),最終完成設(shè)計(jì)目標(biāo)。文章所設(shè)計(jì)的基于FPGA 的智能電網(wǎng)監(jiān)控系統(tǒng)數(shù)據(jù)集中器應(yīng)用效果良好,可為相關(guān)行業(yè)提供借鑒。

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