石立春 ，楊銀堂，李迪，吳笑峰，丁瑞雪，梁宏軍

(1. 西安電子科技大學(xué) 微電子學(xué)院，寬禁帶半導(dǎo)體材料與器件教育部重點(diǎn)實(shí)驗(yàn)室，陜西 西安，710071；2. 西安通信學(xué)院 基礎(chǔ)部，陜西 西安，710106)

sigma-delta(即 ΣΔ)模數(shù)轉(zhuǎn)換器(即 sigma-delta ADC)[1-3]采用過(guò)采樣技術(shù)和噪聲整形技術(shù)降低了對(duì)轉(zhuǎn)換器中模擬電路的設(shè)計(jì)要求，并且此種類型轉(zhuǎn)換器與現(xiàn)代標(biāo)準(zhǔn)CMOS工藝特別兼容，成為實(shí)現(xiàn)中低速高精模數(shù)轉(zhuǎn)換器的首選轉(zhuǎn)換器，在數(shù)字音頻、語(yǔ)音處理、電子測(cè)量和語(yǔ)音通訊等領(lǐng)域得到廣泛應(yīng)用。sigmadelta ADC由ΣΔ調(diào)制器(SDM)和數(shù)字抽樣濾波器組成。sigma-delta調(diào)制器是sigma-delta ADC的核心部分，其結(jié)構(gòu)選擇和電路參數(shù)設(shè)計(jì)決定著整個(gè)轉(zhuǎn)換器的采樣速率和轉(zhuǎn)換精度等主要性能指標(biāo)。1位和多位ΣΔ調(diào)制器(分別指量化器精度或分辨率為1位和多位的ΣΔ調(diào)制器)是數(shù)字音頻領(lǐng)域高精度轉(zhuǎn)換廣泛采用的2種方法。1位ΣΔ調(diào)制器[4-6]由于采用1位的量化器具有固有的優(yōu)良的線性特征。然而，在給定過(guò)采樣率的情況下，1位調(diào)制器具有式樣噪聲(Pattern or idle tones)，其分辨率也有限。因此，為得到高分辨率以及減小式樣噪聲，1位調(diào)制器通常采用高階結(jié)構(gòu)，然而，高階1位調(diào)制器的量化誤差間距大，需要具有高壓擺率才能快速穩(wěn)定地運(yùn)放，但這導(dǎo)致電路對(duì)襯底噪聲和基準(zhǔn)電壓的擺動(dòng)更加敏感。多位ΣΔ調(diào)制器[7-9]具有以下優(yōu)點(diǎn)：(1)量化位數(shù)每增加1位，調(diào)制器轉(zhuǎn)換精度提高6 dB；(2)多位量化器中的積分步長(zhǎng)小，使得運(yùn)放對(duì)擺率和帶寬的要求比 1位量化器中運(yùn)放的要求較低；(3)多位調(diào)制器具有多個(gè)量化等級(jí)使得可以輸入較大的信號(hào)幅度，同時(shí)，由于量化器的量化噪聲相關(guān)性變小，因此，調(diào)制器的式樣噪聲也小。但多位調(diào)制器也存在以下弊端：反饋回路中多位 DAC元件失配會(huì)導(dǎo)致信號(hào)的諧波失真。為了解決這個(gè)問(wèn)題，多位調(diào)制器必須采用動(dòng)態(tài)元件匹配技術(shù)[10-12]。本文作者設(shè)計(jì)了1個(gè)內(nèi)部采用4位量化器的二階單環(huán) sigma-delta調(diào)制器，同時(shí)采用CLA(Clocked averaging algorithm)技術(shù)提高多位DAC的線性度。為了增強(qiáng)積分器的穩(wěn)定性，還采用了動(dòng)態(tài)頻率補(bǔ)償技術(shù)。模擬調(diào)制器處理的信號(hào)帶寬為 24 kHz，在工作時(shí)鐘為6.144 MHz、過(guò)采樣率為128時(shí)，調(diào)制器信噪比(SNR)為103 dB，調(diào)制器輸出信號(hào)無(wú)雜波動(dòng)態(tài)范圍為 102 dB。本文從調(diào)制器系統(tǒng)結(jié)構(gòu)的選取、各電路模塊的設(shè)計(jì)以及測(cè)試結(jié)果等進(jìn)行介紹和討論。

1 sigma-delta調(diào)制器結(jié)構(gòu)

1個(gè)過(guò)采樣率為ROS、內(nèi)部量化器為B位的n階調(diào)制器的最大信噪比可表示為[1-2]：

其中：RSN,peak為峰值信噪比；ROS為過(guò)采樣率。

由于單環(huán)高階調(diào)制器存在穩(wěn)定性問(wèn)題，多級(jí)高階調(diào)制器(MASH)結(jié)構(gòu)具有電路復(fù)雜及級(jí)間泄漏缺點(diǎn)。本文作者采用能夠絕對(duì)穩(wěn)定的二階單環(huán)結(jié)構(gòu)，這樣還可以減少調(diào)制器的子模塊數(shù)量，從而減小芯片面積和功耗。由于調(diào)制器處理音頻信號(hào)，信號(hào)帶寬小，可以選擇大的過(guò)采樣率(128)，這樣，調(diào)制器的采樣頻率為6.144 MHz。為實(shí)現(xiàn)設(shè)計(jì)目標(biāo)，內(nèi)部量化器位數(shù)確定為4，這時(shí)，由式(1)可知最大信噪比可達(dá)118 dB，這也給電路的其他噪聲留有一定的余量。

調(diào)制器結(jié)構(gòu)如圖1所示。在傳統(tǒng)結(jié)構(gòu)上增加1條由信號(hào)輸入端到第2個(gè)積分器輸入端前饋通路(如圖1中虛線所示)，從而減小第1個(gè)積分器的輸出幅度，進(jìn)一步降低了第1個(gè)積分器中放大器對(duì)擺率和帶寬的要求。這樣能使放大器的增益進(jìn)一步增大，由此減小噪聲和負(fù)載電容，提高調(diào)制器的信噪比。

圖1中量化器是4位量化器，由于反饋多位DAC中電容器件參數(shù)的失配會(huì)產(chǎn)生非線性，從而會(huì)降低調(diào)制器的性能，所以，設(shè)計(jì)中采用一種動(dòng)態(tài)元件匹配(Dynamic element matching，DEM)技術(shù)和CLA技術(shù)，以降低這種非線性因素的影響。

2 調(diào)制器的電路實(shí)現(xiàn)

2.1 調(diào)制器電路結(jié)構(gòu)

調(diào)制器電路采用開關(guān)電容(Switched-capacitor, SC)技術(shù)，以全差分電路來(lái)實(shí)現(xiàn)，從而可以減小時(shí)鐘饋通、偶次諧波、襯底和電源噪聲等電路非理想因素的影響。

圖1 ΣΔ調(diào)制器的結(jié)構(gòu)Fig.1 High-level sigma-delta modulator topology

圖2 調(diào)制器的開關(guān)電容電路Fig.2 Switched-capacitor circuit of modulator

圖2所示為2階ΣΔ調(diào)制器的電路圖，包括2個(gè)開關(guān)電容積分器、1個(gè)4位ADC、1個(gè)動(dòng)態(tài)元件匹配(DEM)模塊以及2個(gè)由開關(guān)電容陣列實(shí)現(xiàn)的多位DAC。

由開關(guān)電容構(gòu)成的全差分式積分器傳輸函數(shù)取決于開關(guān)電容網(wǎng)絡(luò)的相對(duì)值，與開關(guān)電容網(wǎng)絡(luò)的絕對(duì)值無(wú)關(guān)。但是，由于實(shí)際開關(guān)存在導(dǎo)通電阻，SC采樣網(wǎng)絡(luò)會(huì)引入開關(guān)熱噪聲(kT/C噪聲)，如果電容過(guò)小，使得開關(guān)熱噪聲比量化噪聲大得多，從而成為限制整個(gè)系統(tǒng)信噪比的主要因素。尤其是第1級(jí)積分器之中的采樣電路，其引入的噪聲會(huì)直接疊加在輸入信號(hào)上。因此，必須確定積分器的采樣電容，使其開關(guān)熱噪聲不影響調(diào)制器的性能。電容Cs與系統(tǒng)最大信噪比RSN,max以及過(guò)采樣率ROS之間的關(guān)系[13]為：

式中：Vpeak為輸入信號(hào)的電位峰值；k為玻爾茲曼常量；T為熱力學(xué)溫度。為了使第1個(gè)積分器采樣電容以及反饋 DAC中電容陣列所引入的熱噪聲不影響調(diào)制器精度，經(jīng)過(guò)計(jì)算，第1個(gè)積分器的采樣電容取為4.8 pF，DAC電容陣列為4 pF。由于調(diào)制器環(huán)路的噪聲整形功能，第2級(jí)積分器的采樣噪聲得到調(diào)制，對(duì)系統(tǒng)信噪比的影響大大減小，所以，第2個(gè)積分器采樣電容以及反饋DAC中電容陣列可以取小些，取第1級(jí)積分電路中電容的1/4可滿足要求。

調(diào)制器工作電壓為5 V，為獲得最大的輸入輸出動(dòng)態(tài)范圍，積分器輸入輸出共模電平設(shè)計(jì)為相同并等于基準(zhǔn)電壓，為 2.4 V。調(diào)制器的工作頻率為 6.144 MHz，由片外提供6.144 MHz時(shí)鐘信號(hào)CLK，并經(jīng)片上2相不交疊時(shí)鐘產(chǎn)生電路(圖3)，產(chǎn)生2個(gè)相互不重疊的時(shí)鐘信號(hào)φ1和φ2，以及φ1和φ2的延遲信號(hào)φ1d和φ2d，來(lái)控制積分器的采樣和積分。φ1d和φ2d的利用消除了采樣開關(guān)的時(shí)鐘饋通對(duì)信號(hào)的影響。

2.2 模塊電路設(shè)計(jì)

2.2.1 開關(guān)設(shè)計(jì)

開關(guān)電路結(jié)構(gòu)如圖4所示，采用傳輸門或者單個(gè)MOS管實(shí)現(xiàn)。為了減少采樣信號(hào)受噪聲干擾，采樣電容采用下極板采樣。圖 2中受φ1d和φ2d控制的開關(guān)一端連接電容的下極板，另一端直接與信號(hào)或者與虛地相連。這些開關(guān)的熱噪聲會(huì)直接對(duì)積分器性能產(chǎn)生較大的影響，因此，這些開關(guān)采用傳輸門實(shí)現(xiàn)。傳輸門開關(guān)導(dǎo)通時(shí)晶體管工作于線性區(qū)，等效導(dǎo)通電阻為NMOS和PMOS管導(dǎo)通電阻的并聯(lián)，比單個(gè)MOS管開關(guān)導(dǎo)通電阻小，從而可減小開關(guān)熱噪聲的影響。其他開關(guān)對(duì)調(diào)制器性能影響小，采用單個(gè) PMOS或NMOS管實(shí)現(xiàn)。由于系統(tǒng)電源電壓為5 V，因此，不需要時(shí)鐘電壓升高電路，由時(shí)鐘產(chǎn)生電路產(chǎn)生的時(shí)鐘直接驅(qū)動(dòng)開關(guān)中NMOS和PMOS管。

2.2.2 放大器設(shè)計(jì)

積分器是ΣΔ調(diào)制器的主要模塊，開關(guān)電容積分器由于精度高，易于在深亞微米的工藝中實(shí)現(xiàn)，因此，成為設(shè)計(jì)高精度轉(zhuǎn)換器的首選積分器。開關(guān)電容積分器的核心是運(yùn)算放大器，第1個(gè)積分器中兩級(jí)全差分結(jié)構(gòu)的A類放大器電路如圖5所示。采用帶連續(xù)時(shí)間共模反饋的折疊式共源共柵結(jié)構(gòu)，其差分輸入和差分輸出結(jié)構(gòu)以及共模負(fù)反饋網(wǎng)絡(luò)可以有效地抑制輸出共模電平的變化，從而使電路具有更強(qiáng)的穩(wěn)定性。

圖3 時(shí)鐘方案Fig.3 Clock scheme

圖4 開關(guān)電路結(jié)構(gòu)Fig.4 Circuit structure of switches

圖5 放大器電路Fig.5 Amplifier schematic

放大器的性能參數(shù)指標(biāo)主要包括開環(huán)直流增益、單位增益帶寬、壓擺率以及輸出擺幅。其中，開環(huán)直流增益和單位增益帶寬主要影響積分器的增益誤差和極點(diǎn)誤差，壓擺率決定積分器的建立速度，輸出擺幅則決定積分器的輸出范圍。為了增大輸入、輸出擺幅，使輸入、輸出共模電平同為2.4 V(接近1/2電源電壓，2.5 V)，并與基準(zhǔn)電壓相等，這樣也可簡(jiǎn)化積分器設(shè)計(jì)。放大器采用RC頻率補(bǔ)償，并在補(bǔ)償電容C上并聯(lián)1個(gè)開關(guān)電容Cd進(jìn)行動(dòng)態(tài)補(bǔ)償。在采樣相時(shí)，運(yùn)放工作接近全負(fù)反饋狀態(tài)，開關(guān)電容Cd接入，使得運(yùn)放的相位裕度增大，穩(wěn)定性增加；在積分相時(shí)，將開關(guān)電容Cd斷開，增加運(yùn)放的單位增益帶寬和擺率，以減小積分器積分泄露和輸出建立時(shí)間。放大器的性能如表1所示，其中：運(yùn)放引入的誤差對(duì)調(diào)制器整體性能的影響可以忽略。第2級(jí)積分器中放大器的結(jié)構(gòu)與第1級(jí)中的相同。由于其負(fù)載電容比第1級(jí)積分器中放大器負(fù)載電容小，并且引入的噪聲被一級(jí)積分器整形，所以，第2個(gè)運(yùn)放性能要求比第1個(gè)的運(yùn)放性能稍低。

表1 放大器性能參數(shù)Table 1 Amplifier performances

2.2.3 量化器的實(shí)現(xiàn)

多位ΣΔ調(diào)制器的量化器通常是1個(gè)快閃ADC。4位量化器的電路結(jié)構(gòu)如圖6所示。采用Mid-Tread量化方式，1/2滿刻度電壓通過(guò)電阻分壓產(chǎn)生8個(gè)正的參考電壓等級(jí)，通過(guò)開關(guān)電容方案可以產(chǎn)生8個(gè)負(fù)的參考電壓等級(jí)，差分信號(hào)通過(guò)開關(guān)電容采樣實(shí)現(xiàn)與參考電壓相減，然后，送入差分比較器進(jìn)行比較，比較結(jié)果構(gòu)成16等級(jí)溫度計(jì)碼。溫度計(jì)碼經(jīng)編碼器轉(zhuǎn)化為5線4位二進(jìn)制碼輸出到調(diào)制器外。

量化器設(shè)計(jì)的重點(diǎn)是比較器，比較器失調(diào)電壓大會(huì)導(dǎo)致量化器輸出產(chǎn)生氣泡錯(cuò)誤。這種錯(cuò)誤會(huì)產(chǎn)生大的樣點(diǎn)間反饋間距，從而使積分器輸出電壓不完全穩(wěn)定。為了減小比較器的輸入失調(diào)電壓，采用預(yù)放大鎖存比較器[14-16]，預(yù)放大同時(shí)也減小了踢回噪聲對(duì)積分器輸出的影響。比較器電路結(jié)構(gòu)如圖7所示，該結(jié)構(gòu)包含1個(gè)差分輸入的預(yù)放大放大器、2個(gè)再生對(duì)和1個(gè) RS鎖存器。在保持相，預(yù)放大器的輸出被限制在亞穩(wěn)定點(diǎn)，同時(shí)，PMOS再生對(duì)也被重設(shè)為電源電壓VDD。在鎖存相，2個(gè)再生對(duì)打開產(chǎn)生1個(gè)數(shù)字輸出，并被鎖定。

2.2.4 DEM模塊設(shè)計(jì)

多位調(diào)制器最主要的缺點(diǎn)是對(duì)反饋 DAC的非線性誤差敏感。DAC非線性誤差主要來(lái)源于內(nèi)部電容陣列間的失配。由這種非線性誤差引入的噪聲是直接疊加在輸入信號(hào)之上的，對(duì)整個(gè)調(diào)制器信噪比的影響十分明顯，所以，必須采用動(dòng)態(tài)元件匹配(DEM)技術(shù)，來(lái)減少DAC的非線性誤差。本文采用CLA技術(shù)[12]，將反饋路徑打亂，減小非線性誤差。實(shí)現(xiàn)CLA的DEM模塊如圖8所示。量化器的輸出溫度計(jì)碼的反饋路徑經(jīng)DEM混亂后再送入DAC。DEM中每一個(gè)子模塊根據(jù)輸入的1對(duì)信號(hào)間的關(guān)系確定傳輸路徑，當(dāng)2個(gè)信號(hào)不同時(shí)則改變傳輸路徑輸出，各模塊輸出信號(hào)重新組合，送入下一級(jí)模塊進(jìn)行重復(fù)操作，共進(jìn)行4次路徑的選擇，使溫度計(jì)碼信號(hào)偽隨機(jī)送入DAC，從而使得 DAC的電路中由固定失配引起的非線性誤差被CLA轉(zhuǎn)變?yōu)橐粋€(gè)寬帶的噪聲，這樣，分布在信號(hào)帶內(nèi)的噪聲能量減小，由此對(duì)調(diào)制器的性能影響減弱。

圖6 4位量化器的電路結(jié)構(gòu)Fig.6 Circuit structure of 4-bit quantizer

圖7 預(yù)放大閂鎖比較器Fig.7 Latch comparator with preamp

圖8 采用CLA技術(shù)的DEM模塊Fig.8 DEM module with CLA

圖9 DAC電路Fig.9 DAC circuit topology

2.2.5 反饋DAC設(shè)計(jì)

2個(gè)DAC都采用開關(guān)電容實(shí)現(xiàn)。2個(gè)DAC結(jié)構(gòu)如圖9所示，它們都由16個(gè)相同的DAC單元組成。2個(gè)DAC除各自DAC單元中電容單元不同外，結(jié)構(gòu)完全相同。在采樣相，DAC單元內(nèi)2個(gè)電容各自充電電量為C×Vref和-C×Vref(其中：C為電容，Vref為參考電壓)；積分相根據(jù)反饋信號(hào)決定2個(gè)電容與積分器的哪一個(gè)輸入端相連，與同一積分輸入端相連的 16個(gè)CDCA電容經(jīng)電荷代數(shù)求和實(shí)現(xiàn)反饋數(shù)字信號(hào)到模擬電壓的轉(zhuǎn)換，同時(shí)與輸入信號(hào)相減并完成積分過(guò)程。

3 集成電路版圖設(shè)計(jì)

集成電路版圖設(shè)計(jì)對(duì)實(shí)現(xiàn)集成電路性能是至關(guān)重要的，它決定著電路尤其是模擬集成電路設(shè)計(jì)的成敗。本文作者對(duì)調(diào)制器版圖進(jìn)行設(shè)計(jì)，為了保證差分放大器精確匹配，采用對(duì)稱和平衡技術(shù)進(jìn)行版圖設(shè)計(jì)，特別是輸入差分對(duì)還使用分半交叉以達(dá)到高的匹配精度。為了減弱電源對(duì)電路的干擾，調(diào)制器內(nèi)部采用 2路電源線供電：一路供給處理數(shù)字信號(hào)的 DEM單元和2相不交疊時(shí)鐘產(chǎn)生電路；另一路供給2個(gè)積分器。對(duì)這2部分電路進(jìn)行嚴(yán)格隔離。比較器輸出信號(hào)高、低電平的快速轉(zhuǎn)換，會(huì)對(duì)積分器產(chǎn)生干擾，因此，對(duì)比較器和積分器間也進(jìn)行隔離。為了去除電源抖動(dòng)的干擾，在電源線之間還加入一些MOS電容。

4 結(jié)果分析

本設(shè)計(jì)采用0.5 μm CMOS工藝實(shí)現(xiàn)，整個(gè)芯片包括調(diào)制器電路，焊點(diǎn)總面積為2.56 mm2。在5 V工作電壓下，功耗為87 mW。在過(guò)采樣頻率為6.144 MHz，過(guò)采樣率為128時(shí)，給調(diào)制器輸入幅度為-1 dB、頻率為20 kHz的差分正弦信號(hào)，并將調(diào)制器輸出結(jié)果進(jìn)行采集，送入MATLAB中采用16 384點(diǎn)快速傅里葉變換(FFT)分析，測(cè)得調(diào)制器的信噪比為 103 dB，輸出信號(hào)無(wú)雜散動(dòng)態(tài)范圍為102 dB，有效精度約為17位。調(diào)制器芯片主要性能參數(shù)如表2所示，本文研究結(jié)果與相關(guān)文獻(xiàn)結(jié)果的對(duì)比如表3所示?？梢姡赫{(diào)制器分辨率精度達(dá)到更高的信噪比，與同尺寸為 0.5 μm的CMOS工藝[5]相比功耗也有所降低。

表2 調(diào)制器芯片性能Table 2 Performance and specification of modulator

表3 sigma-delta調(diào)制器性能的對(duì)比Table 3 Performances of some sigma-delta modulators

5 結(jié)論

(1)設(shè)計(jì)了 1個(gè)高精度多位 ΣΔ(sigma-delta)調(diào)制器。該調(diào)制器采用4位量化器提高調(diào)制器的精度，利用CLA技術(shù)增加多位DAC的線性度，使用動(dòng)態(tài)頻率補(bǔ)償技術(shù)增強(qiáng)積分器的穩(wěn)定性。

(2)調(diào)制器用0.5 μm CMOS工藝實(shí)現(xiàn)，芯片總面積為2.56 mm2。在5 V電源電壓下工作，當(dāng)輸入信號(hào)帶寬為24 kHz，過(guò)采樣頻率為6.144 MHz，過(guò)采樣率為128時(shí)，調(diào)制器的信噪比(SNR)可達(dá)103 dB，功耗為87 mW。

(3)該調(diào)制器與數(shù)字抽取濾波器可構(gòu)成高精度ΣΔ模數(shù)轉(zhuǎn)換器，應(yīng)用于數(shù)字音頻領(lǐng)域。

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